125-MHz-Parallelbus in einem doppelten 2,54-mm-Header

Ich habe ein kostengünstiges BeMicro CV-Entwicklungsboard von Altera. Es verfügt über einen Zyklon V.

FYI: Schaltpläne und Gerber hier

Sie leiteten impedanzgesteuerte Differentialleitungen zu einigen doppelten 2,54-mm-Standard-Headern.

Siehe oben im Bild unten:Geben Sie hier die Bildbeschreibung ein

Es scheint, dass sie sich um die kontrollierte Impedanz und auch um die Leitungslängen gekümmert haben.

Ich möchte einen 1000Mbit PHY mit GMII Schnittstelle (parallel 125MHz Takt) anschließen.

Kann ich eine Tochterplatine an diese anschließen und die 125-MHz-Signale mit einem einfachen 2,45-mm-Header übertragen?

Die Frage, die Sie sich stellen sollten, lautet: Warum sollte der Designer die Mühe aufwenden, die Signale zu routen, insbesondere all das Gefummel mit angepassten Längen und Impedanzsteuerung, wenn er nicht erwartet hat, dass es funktioniert? Die kurze Antwort ist, es sollte perfekt funktionieren - besonders wenn Sie die gleiche Sorgfalt mit Ihrem Tochterboard verwenden.
Ich verstehe dein Argument. Aber ich habe keine Ahnung von der maximalen Geschwindigkeit dieses Anschlusses. Möglicherweise haben sie die Platine so verlegt, dass sie 30-MHz-Signale im Auge hatten. Wer weiß? Dies ist nicht dokumentiert. Und weil dies eine logische Signalisierung ist. Der Frequenzinhalt des Signals wird durch die Anstiegszeit definiert, die bis zu 500 MHz+ der erforderlichen Bandbreite erreichen kann. Aber selbst bei diesen Frequenzen ist die Länge des Steckers klein in Bezug auf Lambdamax (keine Flachbandkabel). Daher weiß ich nicht was ich denken soll.
Angesichts der Tatsache, dass es sich um differenzielle Spuren handelt, und angesichts der wahrscheinlichen LVDS-Signalisierungsfunktionen des FPGA würde ich erwarten, dass sie bis zu mehreren hundert MHz, wenn nicht etwa einem GHz, einwandfrei funktionieren. Sie können auch immer den Verkäufer des Boards fragen.
Versuchen Sie, das RLC-Modell des Steckers von Tyco oder samtec zu erhalten. Sie können den gesamten Pfad simulieren. Der Vorschlag ist, dass Altera eine sehr gute Gesellschaft ist, ohne gründlich darüber nachzudenken, dass sie diese Header nicht in die Platine aufnehmen werden, und differentielle Spuren sind toleranter gegenüber SI im Vergleich zu Single-Ended-Signalen.
Versuchen Sie, das RLC-Modell des Steckers von Tyco oder samtec zu erhalten. Sie können den gesamten Pfad simulieren. Der Vorschlag ist altera sehr gute Gesellschaft, ohne gründlich darüber nachzudenken, dass sie diese Header nicht in die Platine aufnehmen und differenzielle Spuren toleranter gegenüber SI im Vergleich zu Single-Ended-Signalen sind. Ich habe gerade ein Single-Line-Modell des AMPMODU-Steckverbinders heruntergeladen und sehe R = 12m ,L=2.5n,C=0.6p--> Diese Werte sind sehr gering. Sie werden nicht viel Belastung verursachen. Tpd liegt bei etwa 39ps, was ebenfalls sehr viel weniger ist.
@ user19579 Andere Antworten sind auch gut, aber dein Kommentar ist für mich am nützlichsten, denke ich. Sie sollten es in eine Antwort umwandeln, und ich werde es akzeptieren.
@Blup1980: Es ist in Ordnung, ich kann keine richtigen Antworten formulieren. Kommentare abgeben kann.

Antworten (2)

Ich denke, es sollte funktionieren. Diese Anschlüsse scheinen eine relativ geringe Kapazität zu haben.

Wenn Sie sich darüber wirklich Sorgen machen, können Sie versuchen, ein 125-MHz- oder ein noch schnelleres Signal vom Laborgenerator zu übertragen und zu sehen, was auf dem Oszilloskop vor sich geht.

Diese Anschlüsse wurden für ATA-Festplatten verwendet und arbeiteten mit ziemlich langen Flachkabeln mit einer Busgeschwindigkeit von bis zu 33 MHz, sodass es ohne dieses Flachkabel kein Problem mit 125 MHz (oder 125 MHz Differenzsignal) geben sollte.

ata Busfrequenz

Quelle:

Aufrüsten und Reparieren von PCs Scott Mueller

http://books.google.com/books?id=E1p2FDL7P5QC

Obwohl die Leitungen wie übereinstimmende Paare aussehen, sind sie (so wie es aussieht) nicht zwischen ihnen abgestimmt, sodass die Verzögerungen bei jedem Ihrer Datenbits wahrscheinlich unterschiedlich sind. Dies wird den Spielraum Ihrer Schnittstelle beeinträchtigen (es sei denn, Sie erstellen eine benutzerdefinierte Tochterplatine. In diesem Fall können Sie die Unterschiede in der Verzögerung ausgleichen, indem Sie Ihre Spuren kürzer machen, wo sie mit langen Spuren auf der Hauptplatine verbunden sind.

Allerdings sind die Unterschiede wahrscheinlich sehr gering, und bei einer Single-Data-Rate von 125 MHz (was GMII ist) stelle ich mir vor, dass Sie in Ordnung wären.

Ein größeres Problem könnte sein, wenn genügend Masseverbindungen vorhanden sind, damit die Signale sauber übertragen werden können. Bei sehr wenigen Masseverbindungen kommt es zu "Ground-Bounce", was im schlimmsten Fall dazu führt, dass Ihre Uhr zwei Flanken hat, wo eigentlich eine sein sollte!

125-MHz-Parallelbus in einem doppelten 2,54-mm-Header
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