Nehmen wir an, wir haben die Wahrheitstabelle für unsere endliche Zustandsmaschine.
Wie können wir die maximale Taktfrequenz für das System unter der Annahme bestimmen, dass die Drahtverzögerung 0,3 ns beträgt, die Einrichtungszeit des Flipflops 0,2 ns beträgt und die Gate-Verzögerungen 0,4 ns für Gates mit 2 Eingängen und 0,5 ns für Gates mit mehr betragen als 2 Eingänge.
Zuerst sollte ich eine boolesche Funktion für jeden Ausgang finden, Ausgänge in die reale Welt und Ausgänge für die nächsten Zustände zum Controller, denke ich. Dann was?
Vielen Dank im Voraus, das ist übrigens meine erste Frage in der Elektronik :)
Das Timing hängt vollständig von der Implementierung ab. Sie müssen alle Zustandsgleichungen, Übergangsgleichungen und Ausgabegleichungen vollständig angeben. Dann durchlaufen Sie einen Minimierungsprozess, um die Gleichungen auf einen minimalen Satz zu reduzieren. Danach können Sie Ihre Standard-Gate- und Flip-Flop-Auswahl den Sätzen logischer Gleichungen zuordnen. Sobald Sie die Timing-Bedingung für den ungünstigsten Fall berechnet haben, führt dies direkt zur maximalen Taktfrequenz. Klingt, als wüssten Sie, wo Sie anfangen sollen. Es gibt einige Arbeit zu tun, bevor Sie anfangen können, Timing-Nummern herumzuwerfen.
für eine Umschlagrückseitenkalkulation/Realitätsprüfung.
Annahme, FF -> eine Logikschicht -> FF und voll synchron. - Verzögerung + Drahtverzögerung + SU = 0,5 + 0,3 + 0,2 = 1 ns. -> Takt bei 1 GHz.
Die Fahrt zur Außenwelt wird langsamer sein (größere Transistoren, mehr Belastung). Die Fahrt zu anderen Gates hängt vom Lüfter und der Antriebsfähigkeit Ihres Gates ab.
Michael Karas