DDR4-Pull-up-Widerstände und entkoppelte Taktleitungen

Ich versuche, das Layout eines DDR4-Chips zu verstehen, der mit einem FPGA verbunden ist. Das Schema folgt:

DDR4 mit FPGA verbunden

Ich habe versucht, nach Datenblättern des Speicherherstellers zu suchen, in denen erklärt wird, wie Pins, die sich möglicherweise auf der FPGA-Seite im hochohmigen Zustand befinden, ordnungsgemäß hochgezogen oder heruntergezogen werden, ohne Erfolg. Auch auf Taktleitungen scheint es kein Material für eine Entkopplung zu geben.

Ich habe folgende Fragen:

  • Wie werden die Pull-up- und Pull-down-Widerstandswerte berechnet? Die meisten davon liegen bei 39,2 Ohm. Ist der Wert als solcher niedrig, um die Signalintegrität (Laden/Entladen von parasitären Kapazitäten) bei hohen Schaltfrequenzen nicht zu beeinträchtigen?
  • Warum gibt es einen Kondensator in Reihe mit den Pull-up-Widerständen für die Taktstifte (CK_t und CK_p)?

Antworten (1)

Aufgrund der wahnsinnig hohen Geschwindigkeit, mit der sie laufen, sind DDR4-Schnittstellen als impedanzgesteuerte Übertragungsleitungen ausgelegt. Die Widerstände werden auf eine Spannung mit einem "VTT" gezogen, was anzeigt, dass es sich um die Abschlussspannung handelt. Die Taktleitungen sind differentiell AC-terminiert auf 1,2 V. Sie müssen Übertragungsleitungen und Terminierung verstehen und bereit sein, eine impedanzgesteuerte Leiterplatte zu entwerfen, wenn Sie eine funktionierende DDR4-Schnittstelle erstellen möchten.

Sie können viele Informationen zum DDR4-Design googeln, zum Beispiel diesen Link von EDN und diesen Link von NXP .

Ich war mit Übertragungsleitungen vertraut, aber ich dachte, alles wäre durch das Entwerfen geeigneter Impedanzanpassungsspuren gelöst. Ich werde die Links prüfen, danke ;)
DDR4-Pull-up-Widerstände und entkoppelte Taktleitungen
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