Einfache Fragen zum Synchronisierer

1) Für Tabelle 1 des Berkeley-Papiers , warum "Eingabe muss für mindestens zwei Taktperioden in der neuen Domäne gültig sein." ?

Die Erklärung:

die Breite des Eingangsimpulses muss größer sein als die Periode des Synchronizer-Takts plus der erforderlichen Haltezeit des ersten Synchronizer-Flip-Flops. Die sicherste Impulsbreite ist das Doppelte der Taktperiode des Synchronisierers.

Könnte jemand sagen, warum es mit der Haltezeit des ersten Synchronisierer- Flip-Flops zu tun hat ?

2) Für Impuls-Synchronisierer oder das, was wir als Toggle-Synchronisierer bezeichnen, verstehe ich die gelb hervorgehobene Erklärung unten nicht:

Eine Einschränkung eines Impulssynchronisierers besteht darin, dass Eingangsimpulse einen Mindestabstand zwischen Impulsen haben müssen, der gleich zwei Synchronisierer-Taktperioden ist.

Dieses Problem ist schwerwiegender, wenn die Taktperiode des Eingangsimpulses größer als das Doppelte der Synchronisierer-Taktperiode ist

Impuls-Synchronisierer

Antworten (1)

Das Eingangssignal muss stabil sein, um Probleme mit der Metastabilität zu vermeiden. Betrachten Sie das Zeitdiagramm aus diesem Artikel : Meta-StabilitätC1 und A befinden sich in Ihrer Quelltaktdomäne und C2 und B in Ihrer Zieltaktdomäne. Wenn die Taktflanken die zeitlichen Beschränkungen verletzen, erkennt das B-Flip-Flop möglicherweise nicht den hohen A-Eingang. Wenn sich A vor der nächsten C2-Flanke ändert, wird das hohe A-Signal verpasst. Aus diesem Grund müssen Sie A für zwei Taktperioden stabil halten.

Warum ist es die Haltezeit, aber nicht die Setup-Zeit des ersten Synchronizer-Flip-Flops?
@kevin es ist wirklich beides. Deshalb habe ich Zeitbeschränkungen gesagt.
Sie brauchen in diesem Fall keine Haltezeit, da das Signal A "vor" der steigenden Taktflanke von C2 liegt. Selbst wenn es "nach" der ansteigenden Taktflanke von C2 ist, werden wir es als von dieser bestimmten ansteigenden Flanke von C2 verpasst betrachten
@kevin Sie müssen bedenken, dass das Diagramm eine Möglichkeit zeigt. Wenn Ihr C2-Takt auftritt, kurz bevor sich das A-Signal ändert, liegt eine Haltezeitverletzung vor.
Es ist also sowohl Setup-Zeit als auch Haltezeit. Aber warum wird die Rüstzeit ignoriert?
@kevin das Papier, auf das Sie verlinkt haben, erwähnt sowohl zeitliche Einschränkungen beim Einrichten als auch beim Halten.
okay, ich habe es gesehen. > „Ein ausreichend langer Störimpuls, der zur richtigen Zeit auftritt, könnte die Setup-and-Hold-Anforderungen des ersten Flip-Flops im Synchronisierer erfüllen und dazu führen, dass der Synchronisierer eine falsch gültige Anzeige an den Rest der Logik im neuen weitergibt Uhrendomäne."
Die Artikelerklärung zu Frage 1 oben ignorierte jedoch die Einrichtungszeit. Was habe ich verpasst ?
@kevin Das Worst-Case-Szenario für eine Setup-Zeitverletzung ist: A ändert sich, die C2-Uhr geht nach etwas weniger als der Setup-Zeit hoch und erzeugt eine Verletzung. Sie müssen das Signal bis zum nächsten Taktzyklus + Haltezeit oder für die Gesamtzeit von Taktperiode + Setup-Zeit + Haltezeit stabil halten. Da normalerweise Setup + Haltezeit < Taktperiode ist, löst das Stabilhalten des Signals für zwei Taktzyklen das Problem.
aber es erklärt immer noch nicht, warum "Haltezeit des ersten Synchronisierer-Flip-Flops"?
@kevin das klingt nicht richtig. Es muss Taktperiode + Setup-Zeit + Haltezeit sein. Zeichnen Sie die Zeitdiagramme oder schreiben Sie einige Simulationen, um zu sehen, wie es funktioniert.
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