Einschaltzeit einer aktiven p-Kanal-MOSFET-Strombegrenzungsschaltung

Ich denke, wir sehen beide die Dinge ähnlich, ohne den Einsatz von$C_2$. Das ist also eine großartige Basis, auf der ich eine Antwort versuchen kann.

Zu Beginn möchte ich jedoch Ihren Schaltplan vereinfachen. Es wird sehr helfen und ich hoffe, Sie stimmen den Vereinfachungen zu, die ich hier vornehmen werde:

^{Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan}

(Ich entschuldige mich für die Umbenennung$C_{in}$Zu$C_3$. Ich hoffe, Sie haben nichts dagegen.)

Cutoff-Phase

Anfänglich,$C_1$Gebühren über$R_{\text{TH}}$, Fahren$V_{_\text{G}}$in Richtung$V_{\text{TH}}$(was durch die Werte des Widerstandsteilers ausgelegt worden sein muss,$R_1$Und$R_2$, aus offensichtlichen Gründen niedriger als die Schwellenspannung des FET sein.) Wir stimmen beide darin überein, dass die RC-Zeitkonstante gebildet wird durch$\tau=C_1\cdot R_{\text{TH}}$, kombiniert mit der Schwellenspannung des FET, ist entscheidend dafür, wie lange diese Anfangsphase dauert und ob etwas Neues passiert, sobald die Schwellenspannung erreicht ist.

Also, bis zu diesem Punkt, denke ich, dass wir beide sehr ähnlich sehen.$C_3$hält die Drain-Spannung nahe an Masse. Und hält natürlich das gemeinsame Ende von$C_2$auch in Bodennähe.$C_2$ist relativ klein, im Vergleich zu$C_1$. So wie$C_1$Gebühren über$R_{\text{TH}}$ein kleiner Strom wird gestohlen$C_1$'s aufladen, um zu ermöglichen$C_2$um den Ladevorgang zu verfolgen$C_1$. Dieser gestohlene Strom ändert geringfügig die Zeit, die ansonsten mit berechnet würde$\tau$. Aber nicht viel. Und am Ende dieses Prozesses, bevor etwas Neues passiert,$C_2$wird auf ca. berechnet$V_{_\text{CC}}$, abzüglich der Schwellenspannung des FET.

Jetzt kommen wir zu diesem etwas neuen Teil.

Ohmsche Phase

Sobald sich der FET aus seinem Grenzbereich bewegt, bewegt er sich in seinen linearen/ohmschen Bereich. Ohne$C_2$, wäre dies eine eher kürzere Zeitspanne. Aber mit$C_2$an Ort und Stelle wird dieser Zeitraum in die Länge gezogen.

B. die Spannung an$C_3$steigt, treibt es das andere Ende (Torseite) an$C_2$auch nach oben. Dies wirkt so, dass das FET-Gate wieder zurück in Richtung Cutoff getrieben wird. Nun, es wird ihm nicht vollständig gelingen, da es einen Weg dafür gibt$C_2$um weiter zu entladen. Aber es wird direkt am Abgrund stattfinden.

Also für eine gewisse Zeit$C_2$entlädt sich langsam und lässt die Spannung langsam an$C_3$entlang einer kontrollierten Rampe zu erhöhen. Letztlich,$C_3$erreicht die Ausgangsspannung und$C_2$schränkt den FET nicht länger in seinem Unterschwellenbereich ein. An diesem Punkt endet der gesamte Prozess dieser Phase, wie$C_2$genau auf die Schwellenspannung des FET aufgeladen wurde (die das entgegengesetzte Vorzeichen zu Beginn dieses Prozesses hat) und die Schaltung tritt in die nächste Phase ein, wobei das Gate des FET langsam in Richtung sinkt$V_{\text{TH}}$entlang derselben Kurve, der er sonst gefolgt wäre$C_2$nicht anwesend gewesen.

Alle$C_2$Hier entsteht ein Plateau, auf dem der FET unter der Schwelle arbeitet.

Schauen wir uns ein vereinfachtes Schema für diese Phase an:

^{Simulieren Sie diese Schaltung}

Beachten Sie, dass während dieser Phase die Gate-Spannung im Wesentlichen fest bleibt. Es ändert sich nicht. Auch hier liegt der Grund einfach darin, dass alle Änderungen der Ausgangsspannung, die durch ein Rinnsal vom FET verursacht werden, sofort als negative Rückkopplung auf die Gate-Spannung angewendet werden, wodurch der FET gezwungen wird, sich wieder in Richtung Cutoff zu bewegen. Die Gate-Spannung kann sich in dieser Phase also nicht wirklich ändern. Es steckt fest.

Damit bleibt der primäre Entladestrom für$C_2$als$\mid \:I_{discharge}\mid \:=\:\frac{V_{_\text{CC}}-\mid V_{_\text{TO}}\mid-V_{_\text{TH}}}{R_{_\text{TH}}}$. All dieser Strom geht zu$C_2$und nicht$C_1$, da die Spannung über$C_1$ändert sich nicht.

In Ihrem Fall ist dieser Strom$\mid \:I_{discharge}\mid \:=\:\frac{48\:\text{V}-1.4\:\text{V}-39.7\:\text{V}}{20.7\:\text{k}\Omega}\approx 330\:\mu\text{A}$.

Sie müssen vollständig entladen und dann wieder aufgeladen werden$C_2$über das ganze$48\:\text{V}$Bereich. So können Sie die benötigte Zeit wie folgt berechnen$t=\frac{10\:\text{nF}\:\cdot\: 48\:\text{V}}{330\:\mu\text{A}}\approx 1.5\:\text{ms}$.

(Sobald diese Phase endet und$C_2$'s Entlade-/Wiederaufladevorgang beendet ist, kann die Gate-Spannung wieder in Richtung gehen$V_{_\text{TH}}$nach dem vorherigen$\tau$Kurve, bis es erreicht$V_{_\text{TH}}$.)

Sie können diesen Zeitraum einfach anpassen, indem Sie den Wert von ändern$C_2$.

Beachten Sie auch, dass dies relativ fest ist$C_2$Entlade-/Ladestrom, die Spannung über$C_2$ist eine lineare Rampe und daher folgt die Ausgangsspannung derselben linearen Rampe.

Wie Sie sehen, ist eine allzu komplizierte Betrachtung nicht erforderlich, und ein vereinfachter Ansatz kann dem tatsächlichen Verhalten glaubhaft nahe kommen. Die Zeitspanne hängt nicht (viel) von den FET-Eigenschaften ab, da$C_2$Der Strom von in dieser Phase wird durch die Schaltung und viel weniger durch den FET eingestellt.

Nachher

Wenn die Ausgabe jetzt eingestellt ist,$C_2$liefert nun Feedback an das Gate. Wenn die Leistung zu sinken beginnt,$C_2$wird das Gate herunterziehen und mehr Strom vom FET zur Kompensation anregen. Wenn der Ausgang zu steigen beginnt,$C_2$treibt den Gate-Entmutigungsstrom vom FET nach oben. So$C_2$beeinflusst zwei wichtige Verhaltensweisen.

Zusammenfassung

Also, einstellen$\tau_{_1}=R_{_\text{TH}}\cdot C_1$Und$\tau_{_2}=R_{_\text{TH}}\cdot C_2$und dann können Sie die Zeit für die erste Phase wie folgt berechnen:

und für die folgende Phase als:

In deinem Beispiel würdest du das finden$t_{_\text{cutoff}}\approx 3.8\:\text{ms}$Und$t_{_\text{linear}}\approx 1.4\:\text{ms}$.

(Beachten Sie, dass nichts davon Ihren Vorwiderstand enthält,$R_5$. Aber bei$1\:\text{k}\Omega$Und$330\:\mu\text{A}$der Spannungsabfall ist$330\:\text{mV}$und ich sehe nicht, wie es den Strom oder das Timing wesentlich beeinflusst. Sie sollten in der Lage sein, diesen Wert etwas ohne große Auswirkungen zu variieren.)

Der wichtigste Aspekt dieser Schaltung ist nicht so sehr das Timing der Cutoff-Phase (die sehr empfindlich auf bestimmte FET-Parameterwerte reagiert und nicht so wichtig ist), sondern vielmehr der ohmsche Bereich, in dem sich der Ausgang befindet folgt einer steuerbaren linearen Anstiegszeit. Das ist der Hauptpunkt einer Schaltung wie dieser. Und die Vorhersage dieser Zeit sollte mit dieser vereinfachten Ansicht ziemlich genau sein.

Beachten Sie, dass für diese Berechnungen$C_2$muss viel größer sein als die FET-Kapazität. Andernfalls erhöht sich der Fehler.

Es gibt eine zusätzliche Zeit, die andauert$\tau_{_1}$'s Verfall, nach$t_{_\text{linear}}$, aber ich gehe hier nicht auf diese letzten Details ein.

Wie auch immer, ich hoffe, das hilft.