MOSFET als Einschaltstrombegrenzer (passthrough parasitic C?)

Ich habe eine Schaltung, die auf einem P-FET basiert, der den Einschaltstrom (20 mA) begrenzen soll. Beim Einschalten der Stromversorgung kommt es jedoch immer zu einer Stromspitze (30 mA, 5 ms) durch die M1. Selbst wenn ich sein Tor an die Quelle binde.

Meine Frage ist: Welcher Effekt verursacht diese Stromspitze?

  • Leitet der P-FET zunächst?
  • Gibt es eine Kapazität in Reihe mit dem P-FET, die groß genug sein könnte, um diesen Strom durchzulassen?

Schätzen Sie alle Hinweise. Sollten in meiner Beschreibung Details fehlen, entschuldige ich mich im Voraus.

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@WhatRoughBeast Ich habe den FET-Typ aktualisiert.

Um meinen letzten Kommentar über das Entgegenwirken der Bedingung, die zu einer anfänglichen FET-Leitung (kapazitiver Spannungsteiler) führt, detailliert darzustellen, möchte ich zeichnen, was ich im Sinn habe. Vielleicht hilft das zu verstehen und darüber zu diskutieren.

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Theoretisch würde man also eine Ladungspumpe benötigen, um den Einschaltstrom durch Cgs aufzuheben, sodass sich keine signifikanten (weniger als Vgs_th) Vgs entwickeln würden. Die Ladungspumpe müsste sehr schnell sein.

Was denken Sie/andere?

IRF9530 ist die Standard-Teilenummer für einen p-Typ-MOSFET. Was verwendest du eigentlich? Bearbeiten Sie Ihren Beitrag, bearbeiten Sie Ihren Schaltplan, doppelklicken Sie dann auf den FET und geben Sie die Nummer in das entsprechende Feld ein.
Ja, es wird einen Moment geben, in dem der Strom aufgrund des Drain-Source-Leckstroms sehr groß ist, der durch die Anstiegszeit der Versorgungsspannung gemildert wird. Für das Schließen zu stimmen, da Op keine Kommentare beantwortet, und es wird sehr langweilig, wenn dies passiert.
@Andyaka - Wir leben nicht alle in derselben Zeitzone wie "Stowoda" oder Sie. Wenn ich den angezeigten Zahlen glauben kann, haben Sie 6 Stunden, nachdem die Frage gestellt wurde, den Kommentar "beantwortet keine Kommentare" abgegeben. || Ich schlage vor, dass Sie vielleicht besser in Betracht ziehen sollten: „stowoda ist ein neuer Beitragender. Seien Sie nett und sehen Sie sich unseren Verhaltenskodex an.“ Anregung. Vielleicht ich auch? :-)
@RussellMcMahon er wurde nun zuletzt vor 18 Stunden gesehen.
@Andyaka 19 jetzt, hier in Neuseeland. In weiteren 3 oder 4 oder so wird es 1 Tag sein, seit er gepostet hat, also die gleiche Tageszeit wie zu dem Zeitpunkt, als er gepostet hat. Wenn er weniger Leben hat als manche (und mehr als viele hier :-) ), kann er täglich nachsehen. Ich wäre sehr überrascht, wenn die höheren SE-Mächte denken würden, dass eine Verspätung von einem Tag oder sogar mehreren ein wunderbar guter Grund wäre, für das Schließen zu stimmen - insbesondere für einen neuen neuen Benutzer mit einer offiziell an den Beitrag angehängten Aufforderung "Sei nett". Wenn Sie sich erfüllt fühlen möchten, stimmen Sie etwas von Olin ab. Oder meine :-).
@RussellMcMahon, aber du und Olin seid nicht langweilig (AFAICT) und dieser Typ ist immer noch nicht zurückgekehrt.
Hey :) Ich wusste nicht, dass ich superschnell reagieren muss. Allerdings gibt es noch ein Wochenende. @WhatRoughBeast Ich werde den Typ aktualisieren, sobald ich es weiß. Ist eine Art Kleinsignal-FET. Wollte nur wissen was los ist. Inzwischen habe ich eine Erklärung gefunden: zB infineon.com/dgdl/…
@Andyaka - Zurücksetzen / NMI / ....
+1 @RussellMcMahon
Der vom OP gemeldete Strom scheint nicht richtig zu sein. 30mA für 5ms? Ich denke die Schaltung ist nicht richtig angeschlossen. Bei OP müssen Drain und Source verwechselt oder NMOS anstelle von PMOS verwendet werden. Die parasitäre Kapazität kann dies nicht erklären. Und in jedem Fall wäre das Hinzufügen einer Kappe von Gate zu Source alles, was erforderlich wäre, um das Problem zu beheben, wenn es sich um eine parasitäre Kapazität handeln würde.
@stowoda, wenn Sie sagen, dass das Gate an die Quelle gebunden war, meinen Sie direkt mit einem Jumper oder einem 0-Ohm-Widerstand? Wenn dies der Fall wäre, würde Cgs kurzgeschlossen werden, sodass die Spannung über Cgs Null sein muss. Wenn Sie Cgs viel größer als Cgd machen (indem Sie einen Kondensator von Gate zu Source hinzufügen), liegt im Allgemeinen die gesamte Spannung über Cgd anstelle von Cgs. Ich denke, Sie haben wahrscheinlich ein anderes Problem in Ihrer Schaltung. Vielleicht kannst du ein Foto davon posten, damit wir die Verkabelung überprüfen können?
@stowoda - Willkommen :-) Nur um Ihnen Folgendes mitzuteilen: (a) Wie Sie jetzt gesehen haben, sind Antworten nicht der Ort, an dem Sie Aktualisierungen zu Ihrer Frage hinzufügen können, sodass diese unter den ursprünglichen Fragetext verschoben wurden. (b) Die Reihenfolge der Antworten kann von den Lesern geändert werden. Gehen Sie daher nicht davon aus, dass, nur weil eine Antwort direkt unter der Antwort eines anderen für Sie erscheint , dasselbe für andere Leser gilt. Versuchen Sie daher nicht, auf "die obige Antwort" zu antworten, und erwähnen Sie nicht Ihren "letzten Kommentar", da dieser je nach Anzeigereihenfolge mehrdeutig ist und Sie die Leute verwirren können. Danke.
@mkeith, der Strom liegt in diesem Bereich. Ich stimme zu, dass 30 mA nicht nur durch die parasitären Kapazitäten des FET fließen könnten. Ich schlage aber vor, dass durch diese Kapazitäten ein kleinerer Strom fließt. Dieser Strom reicht aus, um das Gate aufzuladen. Folglich fließt der Großteil dieses 30-mA-Stroms durch den FET, wenn er eingeschaltet wird. Ihr Vorschlag, der parasitären Gate-Source-Kapazität eine parallele Kappe hinzuzufügen, ist sinnvoll, hat jedoch in der Praxis nicht viel zur Begrenzung des Einschaltstroms beigetragen. Vielleicht, wenn es nur eine reine Kapazität ohne die inhärenten Parasiten wäre?
Ich verstehe, was Sie vorschlagen. Ich glaube nicht, dass die vorgeschlagene Erklärung auf dem richtigen Weg ist. Wenn es richtig ist, dann würde eine große Obergrenze von Gate zu Source es sicher beheben. Ebenso würde das Kurzschließen von Gate zu Source mit einem Stück Draht den Einschaltstrom verhindern. Sie sagen, dass Sie versucht haben, Gate direkt an die Quelle zu binden. Hast du das mit einem Schaltdraht gemacht? Oder ein Widerstand? Versuchen Sie es mit einem Draht und sehen Sie, ob Sie immer noch Einschaltstrom haben.
@mkeith, Ok, eine große Kappe zwischen Gate und Source verhindert einen Spannungsanstieg an diesen Anschlüssen. Ich stimme zu, wenn Gate und Source mit einem großen Kondensator kurzgeschlossen werden, sollte der FET nicht leiten. Auch wenn ich es auf DC-Weise mit einem Draht kurzschließe, sollte sich zwischen Gate und Source keine Spannungsdifferenz entwickeln. Da wäre die einzige Antwort, dass ich die Messung falsch durchführe. Das versuche ich als nächstes zu prüfen.

Antworten (1)

Da Sie keine Spezifikationen haben, ist keine Lösung [perfekt.] = wird die Spezifikation erfüllen. Ziehen Sie vielleicht einen CCT-Verstärker mit Strommessung in Betracht. um das Tor zu fahren, ist das, was Sie brauchen. Dies sind nur Ideen, keine bewährten ccts.
- dh stark abhängig von Last, Vt und RdsOn.

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Ich habe es auf eine 240mA-Last geändert.

Aber in Ihrem Fall ist der ESR Ihres C1 größer als der ESR der Miller-Kapazität Ihres FET

oder versuchen Sie es stattdessen damit, langsame VGS einzuschalten.

Rev. A

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Fehlt zufällig ein CCT mit einem Kondensator zwischen Gate und Drain?
Fast.. Gate und Source mit Reihe R zu Vgs(th)min
:) dann kein positives Feedback. Hauptpunkt war kein cct :)
Syntax auf der ursprünglichen schematischen Kopie
Wenn Sie auf einem Steckbrett getestet werden, wer weiß, wie hoch Ihre Streureaktanz ist.
@Tony EE Raketenwissenschaftler wird sich das genauer ansehen und das versuchen. Danke soweit.
@Tony EE Raketenwissenschaftler: Ich bin überrascht von Ihrem Schaltungsvorschlag, weil ich tatsächlich denke, dass das Problem bei dem kapazitiven Spannungsteiler liegt, der aus Cgs + Cgd + Cload gebildet wird. Mit anderen Worten, dieser kapazitive Spannungsteiler liefert eine Vgs, die über die Vgs_threshold ansteigt und den FET leiten lässt. Wenn dies zutrifft, müsste ich eine Kapazität parallel zu Cgs hinzufügen, um den kapazitiven Spannungsteiler so "anzupassen", dass die meisten Spannungsabfälle über Cgd (im Vergleich zu Cgs) abfallen. Bitte korrigieren Sie mich, wenn ich falsch liege. Grüße.
Da könntest du recht haben. aber mein cct ist sowieso suboptimal.
@Tony EE Raketenwissenschaftler: Es ist wahr, dass ich keine vollständige Spezifikation angegeben habe. Ich denke, hier wird es aber nicht benötigt. Ich versuche nur herauszufinden, was Sie über die Hypothese zum kapazitiven Spannungsteiler denken. Bisher glaube ich nicht, dass wir dasselbe Ziel verfolgen. Da der kapazitive Spannungsteiler die Hauptursache für die anfängliche Stromspitze ist, stellt sich die Frage, wie dieses Verhalten vermieden oder entgegengewirkt werden kann.
R3 begrenzt die transiente Vgs, die auf das C-Verhältnis ansteigt C2/C1 teilt grob die 24, um 3xVt zu treiben, sagen wir aber unter Vgs max.
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