Ethernet RMII auf zweilagiger Leiterplatte

EINFÜHRUNG: Ich beabsichtige, ein Ethernet-verbundenes System als Hobby zu entwerfen (dh viel Zeit, möchte aber nicht viel ausgeben). Meine Designbeschränkungen wären idealerweise das Festhalten an einer 100 mm x 100 mm großen 2-Lagen-Leiterplatte mit 0,3 mm Mindestlöchern und 0,15 mm Mindestspur/Abstand, bis zu 0,6 mm dünnem Gesamtaufbau. Die Kosten für die Herstellung einer 4-Lagen-Leiterplatte bei meinem bekannten Hersteller übersteigen die der Komponenten in den von mir benötigten Mengen (wirklich nur eine, aber in meinem speziellen Fall kosten bis zu 10 Leiterplatten die gleichen Kosten).

MEIN ANSATZ: Ein ATSAME54N20 -Mikrocontroller mit integriertem Ethernet-MAC, verbunden mit einem RMII mit einem KSZ8091RNA- PHY in Altium Designer.

FRAGE 1: Wie hoch sind meine Erfolgschancen? Die Beibehaltung einer charakteristischen Impedanz von 68 Ohm zu GND (GND noch nicht gegossen) für RMII-Leiterbahnen scheint selbst mit der 0,6-mm-Gesamthöhe-Stackup-Option unmöglich zu sein, aber die maximale Leiterbahnlänge beträgt weniger als 30 mm, wobei Leiterbahnen wie CLK 4 mm lang sind. Können in einer solchen Schaltung Überschwing- und Reflexionsprobleme auftreten?

FRAGE 2: Beide TX-Spuren werden zusammen und getrennt von den RX-Spuren geroutet, obwohl kein Längenabgleich durchgeführt wurde. Sollte ich enge Längenanpassungstoleranzen berücksichtigen?

FRAGE 3: Das hervorgehobene NET erspart Vías, indem es zwei ungenutzte Pins durchläuft, die auf hohe Impedanz eingestellt wären. Ist das gängige Praxis? Wird dadurch die Signalintegrität beeinträchtigt? Ist die Verwendung von Durchkontaktierungen besser?

ANMERKUNG 1: Ich habe Themen gefunden, in denen es um das Laufen von Spuren durch NC-Pin-Pads geht. In meinem Fall wundere ich mich über gut dokumentierte unbenutzte Pins. Ich bin auch auf diesen Beitrag gestoßen, aber ich plane, diese Platine selbst zu reflowlöten und habe keine Erfahrung damit, daher würde ich es vorziehen, das Abschneiden von Stiften und den Umgang mit ungleichmäßigen Oberflächenspannungskräften zu vermeiden, die auf den Chip wirken.

ANMERKUNG 2: 100-Ohm-Spuren mit differentieller Impedanz vom PHY zu den Magneten wurden noch nicht ausgeführt, aber sie kommen aus dem PHY heraus, ohne den RMII-Signalen nahe zu kommen.

ANMERKUNG 3: Ich nutze diese Gelegenheit, um der Community für ihr Wissen und ihre Hilfe zu danken. Ich hoffe, jemand findet meinen Beitrag in Zukunft nützlich!

NACHVERFOLGEN:

• Alle RMII-Netze wurden auf 29,9 mm +/- 0,1 mm längenangepasst.
• Unbenutzte Stifte wurden nicht für Laufspuren verwendet.
• Der Stapel besteht aus einer Platte mit einer Gesamtdicke von 1,6 mm, und es wurde keine kontrollierte Impedanz hergestellt.
• GND muss noch gegossen werden, zusammen mit einigen 3,3-V-Polygonen, ohne unter irgendwelchen Gleisen zu brechen.

Ist dieses Design besser?

Sieht es so aus, als könnte es funktionieren?

NACHVERFOLGUNG 2:

- Für eine engere Impedanzanpassung wurde ein koplanarer Wellenleiter mit Masse implementiert.

Die umfassendste Antwort auf die korrekte Übertragungsleitungsimpedanz für RMII-Spuren, die ich gefunden habe, war Wikipedia:

Die RMII-Signale werden eher als konzentrierte Signale als als Übertragungsleitungen behandelt; es ist keine Terminierung oder kontrollierte Impedanz erforderlich; Ausgangsantrieb (und damit Anstiegsgeschwindigkeiten) müssen so langsam wie möglich sein (Anstiegszeiten von 1–5 ns), um dies zu ermöglichen. Treiber sollten in der Lage sein, eine Kapazität von 25 pF zu treiben, was PCB-Leiterbahnen von bis zu 0,30 m ermöglicht. Zumindest sagt der Standard, dass die Signale nicht als Übertragungsleitungen behandelt werden müssen. Bei Flankenraten von 1 ns und einer Spur, die länger als etwa 2,7 cm ist, könnten jedoch Übertragungsleitungseffekte ein erhebliches Problem darstellen; bei 5 ns können Spuren 5-mal länger sein. Die IEEE-Version des verwandten MII-Standards spezifiziert eine Leiterbahnimpedanz von 68 Ω. National empfiehlt, 50-Ω-Leiterbahnen mit 33-Ω-Reihenabschlusswiderständen (zusätzlich zur Treiberausgangsimpedanz) für den MII- oder RMII-Modus zu betreiben, um Reflexionen zu reduzieren.

Einige andere enthalten die RMII v1.2-Spezifikation:

Alle Verbindungen sind als Punkt-zu-Punkt-Verbindungen auf Leiterplatten vorgesehen. Typischerweise können diese Verbindungen als elektrisch kurze Wege behandelt werden und Reflexionen von Übertragungsleitungen können sicher ignoriert werden. Weder ein Steckverbinder noch eine charakteristische Impedanz für elektrisch lange Leiterplattenspuren fallen in den Anwendungsbereich dieser Spezifikation. Es wird empfohlen, den Ausgangsantrieb so niedrig wie möglich zu halten, um Rauschen auf Platinenebene und EMI zu minimieren.

Und eine Richtlinie von Sun Microsystems:

Wie die MII-Signale werden die GMII-Signale quellenterminiert, um die Signalintegrität gemäß der folgenden Gleichung zu bewahren: Rd (Pufferimpedanz) + Rs (Quellenabschlussimpedanz = Z0 (Übertragungsleitungsimpedanz).

• Alle RMII-Netze wurden auf 40 mm +/- 0,1 mm längenangepasst.
• Unbenutzte Pins wurden nicht zum Ausführen von Signalspuren verwendet.
• Unbenutzte Pins wurden für die GND- und 3,3-V-Verbindung verwendet.
• Stackup besteht aus einer Platte mit einer Gesamtdicke von 1,6 mm.

Ist dieses Design besser?

Sieht es so aus, als könnte es funktionieren?

Ist es akzeptabel, einige Pins an 3,3 V oder GND zu binden? Ich könnte auf diese Praxis verzichten.

Wie viele Durchkontaktierungen sollte ich entlang des koplanaren Wellenleiters platzieren? Es gibt zusätzlichen Platz für mehr Geldautomaten.

GND-Spuren zwischen Signalspuren werden bis zu 0,15 mm breit, ist das in Ordnung?

Vielen Dank im Voraus für Ihre freundliche Hilfe bei der Beantwortung! Ich schätze es wirklich!