FPGA - Synchrone Eingänge mit höherer Frequenz als der Board-Takt

Ich versuche, Verilog und FPGA zu lernen und habe gerade mein erstes FPGA gekauft. Es ist ein Lattice iCEstick.

Es kommt mit einem 12-MHz-Takt, aber ich frage mich, ob ich synchrone Eingänge mit einem schnelleren Takt abtasten kann. Ich weiß nicht viel über FPGAs, aber ich denke, dass die integrierte Uhr nur ein Werkzeug ist, das Sie verwenden können, aber einige Teile des Designs können eine andere externe Uhr oder überhaupt keine Uhr verwenden. Ich denke zum Beispiel darüber nach, Pixel in einer HDMI-Verbindung zu zählen. Es könnte eine höhere Frequenz verwenden.

Ich denke, die Änderung der Wärme- und Logikgatter und die Stabilisierungszeit könnten die Taktfrequenzen begrenzen.

Liege ich in diesen Dingen richtig? Wie kann ich die Grenzen kennen?

Danke

Sie können die Grenzwerte dem Datenblatt des von Ihnen verwendeten Geräts entnehmen. 12 MHz ist ziemlich niedrig, ich gehe davon aus, dass in Ihrem FPGA eine PLL vorhanden ist, und die maximale Taktfrequenz kann bis zu einigen 100 MHz betragen, wenn Sie zumindest ein zuverlässiges Design wünschen.
Überprüfen Sie, ob PLL als Softcore in der Designsuite Ihres FPGA verfügbar ist
FPGA-PLLs sind normalerweise KEINE Softcores, es gibt im Allgemeinen tatsächlich spezifische Hardware für diese Dinge. Normalerweise instanziieren Sie eine Art "Clock Manager" -Block (der Name variiert je nach Anbieter), der Ihren 12-MHz-Board-Takt nehmen und ihn auf etwas Vernünftigeres für den internen Gebrauch multiplizieren kann (typisch sind etwa 50 MHz bis 200 MHz).
Ich musste suchen, was ein weicher Kern ist. :D Link hier für den Fall, dass es jemand anderes nicht kennt. electronic.stackexchange.com/questions/55377/…

Antworten (1)

Ein kurzer Blick auf das Datenblatt für Ihr Teil Seite 3-16 zeigt einen maximalen Eingangstakt von 133 MHz. Es gibt zwei analoge PLLs, und die maximale Frequenz, mit der sie betrieben werden können, beträgt 275 MHz, wobei der globale Taktpuffer mit maximal 275 MHz identisch ist. CMOS-Eingänge maximal bei 250 MHz und LVDS bei 400 MHz.

Das bedeutet jetzt nicht, dass Ihr Design mit 275 MHz läuft. Abhängig von der Komplexität können Sie das Timing möglicherweise nur viel niedriger oder gar nicht schließen. Aber das ist Teil des Designaufwands, den Sie herausfinden müssen.

Nun, sagen wir 720p 30 Hz, ich denke, das ist ungefähr ein Pixeltakt von 37,125 MHz. Daten werden also über LVDS bei etwa 297 MHz über LVDS für drei Spuren eingehen (die Rückseite des Umschlags könnte hier leicht abweichen). Ihr HDMI-Takt wäre bei 148,5 MHz halb so hoch. Damit kann man vielleicht Pixel zählen. Wenn Sie versuchen, höhere Auflösungen oder Bildraten zu erreichen, steigt die Taktrate.

Takte eingeben. Ich wusste nichts davon. Danke schön.
FPGA - Synchrone Eingänge mit höherer Frequenz als der Board-Takt
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