Frage zu Spurlängen-Anpassungsmustern für Hochgeschwindigkeitssignale

Ihre Intuition ist richtig, je nach Kantengeschwindigkeit und wie nah diese Serpentinenpfade sind, können Sie sich selbst Probleme bereiten. Sie werden absolut miteinander koppeln, wie Sie sich fragen. Wenn es eng genug ist, kann die Hochfrequenzkomponente sogar direkt durch die S-Kurven koppeln, als wären sie nicht einmal da.

Dann stellt sich die Frage, ob die Kopplung in Ihrer Anwendung ein Problem darstellt. Sie sehen auf diesem Bild für DDR3 weit genug voneinander entfernt aus, aber es ist schwer zu sagen. Natürlich wäre die Simulation des Pfades immer am besten, aber ich weiß, dass wir nicht alle immer Zugang zu teuren Werkzeugen haben, wenn wir sie brauchen :)

Du scheinst aber auf dem richtigen Weg zu sein. Hier spricht Johnson ein wenig mehr darüber.

Ich arbeite nicht mit DDR-Speicher, daher nehme ich an, dass kein On-Chip-Deskewing verfügbar ist und eine Längenanpassung tatsächlich erforderlich ist. Wenn die Chips selbst in der Lage sind, das Entzerren durchzuführen, sollten Sie diese Funktion natürlich verwenden, anstatt die Spuren zu verlängern, um eine Längenanpassung vorzunehmen.

Da jedoch eine Längenanpassung erforderlich ist, sieht es so aus, als ob alles, was Sie tun, so gut wie möglich erledigt wird. Hauptsächlich, weil Sie 1. tatsächlich die Längenanpassung vornehmen und 2. Sie Bögen anstelle von 90- oder 45-Grad-Bögen verwenden.

In Ihrem Kommentar erwähnen Sie Ihre Sorge, dass die Serpentinenform die Spur parallel zu sich selbst bringt. Das ist eine berechtigte Sorge, aber es gibt nicht viel, was Sie dagegen tun können. Sicherlich würde ich nicht vorschlagen, die beiden Chips weiter auseinander zu bewegen, um die Spuren weiter voneinander trennen zu können - und Sie haben wahrscheinlich sowieso eine Platzbeschränkung auf der Platine, um dies zu verhindern. Angesichts der Tatsache, dass der Abstand zwischen den Spuren mindestens dem Vierfachen der Spurbreite entspricht, würde ich nicht erwarten, dass dies ein ernsthaftes Problem verursacht.

Natürlich ist eine Simulation mit HyperLynx oder einem anderen guten SI-Tool ein besserer Weg, um eine endgültige Antwort zu erhalten. Sie sollten in der Lage sein, dieses spezielle Problem zu simulieren, ohne Modelle für Ihre tatsächlichen Chips zu haben.

Eine Sache, die Sie nicht gezeigt haben, ist Ihr Board-Stack-up. Ohne eine gute Simulation und gute Kenntnis Ihrer Materialien ist es nicht offensichtlich, dass die Ausbreitungsgeschwindigkeit auf den inneren Schichten gleich der Geschwindigkeit auf den äußeren Schichten ist (wahrscheinlich nicht) und dass eine strikte Längenanpassung zwischen den Schichten richtig ist etwas zu tun. Selbst wenn Sie dies berücksichtigt haben, können Sie davon ausgehen, dass einige Materialvariationen zu Fehlanpassungen zwischen Spurverzögerungen auf verschiedenen Ebenen führen.

Bei Mikrowellensignalen möchten Sie scharfe Ecken auf Spuren vermeiden, um komplexe Rückflussdämpfungseffekte zu vermeiden. Deshalb sind sie alle glatte Linien. Auch um die Signalintegrität zu verbessern, benötigen Sie eine Masseebene. Dann ist die Empfindlichkeit gegenüber Layoutunterschieden und Übersprechen geringer, solange die Spurlänge angepasst ist. Die Spurdicke muss basierend auf der gewünschten Impedanz für eine verbesserte TDR-Reaktion und einen verbesserten Reflexionskoeffizienten berechnet werden.

Ihre Layout-Software sollte bei Bedarf gleiche Zeilenlängen erzeugen.

Viele weitere Überlegungen zum DDR3-Layout werden hier angeboten.

Für DDR3 sollten alle diese Spuren in Ordnung sein. Die mittlere könnte im Vergleich zu den anderen beiden Spuren mehr Kopplung haben. Aber wenn Sie kommerzielle DDR3-Layout-Designs oder sogar DDR4-Layouts überprüfen, stellen Sie möglicherweise fest, dass sie engere Abstände als diese und mehr Serpentinen haben. Sie können sich eine Vorstellung vom Referenzlayout des jeweiligen Prozessorchips machen, wenn ein solches Layout verfügbar ist.