Ist es empfehlenswert, die Länge aller Spuren von DDR3 abzugleichen, oder sind nur Datenspuren wichtig? [Duplikat]

Ich recherchiere Einplatinencomputer in der Hoffnung, am Ende weiter zu entwerfen, ich bin im Stadium von DDR3, kann aber keine guten Informationen zum Routing von DDR3 finden, darüber, welche Spuren abgeglichen werden müssen und so weiter. Welche Spuren müssen abgeglichen werden? Ich gehe davon aus, dass es sich um die DATA-Traces handelt, und alle Traces, die Daten aufnehmen, die synchron sein müssen, wäre ich richtig, wenn ich das denke? Oder wäre es besser, sie alle abzugleichen, um die Möglichkeit zu vermeiden, etwas zu verpassen oder auf Probleme zu stoßen?
Datenblatt: http://www.alliancememory.com/pdf/ddr3/4GB-AS4C256M16D3L.pdf

Welche weiteren Spuren gibt es? Ich meine, offensichtlich haben die Adress-Lanes die gleichen Probleme wie die Daten-In / Out-Leitungen, also denke ich nicht, dass Sie danach fragen. Stromversorgungsleitungen sind ziemlich effektiv längenlos (seit λ Gleichstrom ≈ ∞ ) oder Ihre Stromversorgung ist schlecht, und dann gibt es Dinge wie die I²C-Leitungen für SPD, die einem völlig anderen Zweck dienen.
@Marcus Müller Sind Sie sich ziemlich sicher, dass Sie die Leistung für die Hochfrequenzelektronik als idealen Gleichstromverbrauch modellieren können? Ich wäre besorgt über die Anstiegszeiten.
@AndrejaKo jup, deswegen habe ich gesagt, dass es idealerweise längenlos sein sollte. Ich kann sehen, dass meine Formulierung mehr als ein wenig verwirrend ist: Also ja, wie üblich, platzieren Sie Ihr Netzteil in der Nähe, verwenden Sie dicke Linien, ausreichende Entkopplung, yadda yadda. Passen Sie seine Länge nicht an die der Datenleitungen an, das wäre gefährlich. Wenn die effektive Länge Ihrer Stromversorgungsleitungen für die Spannungsschwankungen, die Sie auf der Stromleitung sehen, erheblich wird, machen Sie etwas falsch.
Schlagen Sie im Zweifelsfall immer in der Dokumentation Ihres Chipherstellers nach! Es gibt zwar einige Dinge, die von der JEDEC-Spezifikation abgedeckt werden, aber es ist so kompliziert, dass ein Intel-basiertes DDR3-Design im Vergleich zu einem FPGA/SoC-basierten DDR3-Design unterschiedliche Anforderungen stellt.

Antworten (1)

Im Allgemeinen gibt es zwei Sätze von Signalen, die mit einem DDR3-Speicher verbunden sind:

  • Adress- und Steuersignale, die von der Speichersteuerung zu dem/den Speicherchip(s) fließen, begleitet von einem Referenztakt.

  • Datensignale, die in beiden Richtungen zwischen dem Controller und dem Speicher fließen, begleitet von einem separaten Strobe-Signal.

Die Spurlängen innerhalb jeder dieser Gruppen sollten angepasst werden, aber die Anpassung zwischen den zwei Gruppen ist nicht so kritisch.

Was wäre eine akzeptable Toleranz bei MM? für Spurlängen.
Lesen Sie die Datenblätter aller beteiligten Chips! Manchmal müssen Sie auch paketinterne Verzögerungen berücksichtigen – manchmal nicht.
Nun, das habe ich getan. Und soweit ich sehen kann, enthält es nichts darüber.
Manchmal ist es in den Timing-Spezifikationen implizit enthalten. Die Taktperiode ist bereits kurz, und die Aufbau- und Haltezeiten verbrauchen einen erheblichen Bruchteil davon. Jeder Versatz, den Sie mit nicht übereinstimmenden Leiterbahnlängen (in der Größenordnung von 6-7 ps pro mm) einführen, frisst Ihr Timing-Budget nur weiter auf. Wie viel davon Sie tolerieren können, hängt davon ab, wie schnell Sie das System im Verhältnis zu den Chipfähigkeiten ausführen möchten.
Ist es empfehlenswert, die Länge aller Spuren von DDR3 abzugleichen, oder sind nur Datenspuren wichtig? [Duplikat]
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