Metastabilitäts-Deserialisierung und Clock-Crossing-Domäne

Geben Sie hier die Bildbeschreibung einIch habe eine Frage zur Metastabilität und zum Clock-Crossing-Bereich. Ich muss einen Bitstream aus einem ADC deserialisieren. TXCLK, TXOUT1, INCLK sind die Ausgänge des ADC. Geben Sie hier die Bildbeschreibung einDie Idee war also, die DATA TXOUT1 in einem von TXCLK getakteten Schieberegister zu registrieren, dann die parallelisierten Daten bei jeder steigenden Flanke von INCLK zu erfassen und dann die erfassten Daten in einen asynchronen FIFO (zwei unabhängige Takte) zu schreiben. Mein Problem ist, dass das Modul SHIFT REGISTER auf TXCLK getaktet ist und das Modul CAPTURE auf INCLK getaktet ist. INCLK ist viel langsamer als TXCLK und ich weiß nicht, ob ich beim Übergang von einer schnellen Taktdomäne (TXCLK) zu einer langsamen Taktdomäne (INCLK) auf Metastabilitätsprobleme stoßen werde.

Antworten (1)

Sie sagen, dass TXCLK und INCLK beide vom ADC stammen, also sollten sie nicht asynchron zueinander sein. Sie sollten aus einer gemeinsamen internen Quelle stammen, was bedeutet, dass sie wirklich zur selben Taktdomäne gehören, und es gibt keinen Grund, Probleme mit der Metastabilität zu erwarten. Prüfen Sie, ob das ADC-Datenblatt (das Sie nicht bereitgestellt haben) dies bestätigt.

Sie müssen darauf achten, keine übermäßige Verzerrung zwischen den beiden Takten einzuführen, weder in der Leiterplattenverdrahtung zwischen den beiden Geräten noch im FPGA.

Wenn dies der Fall ist, muss OP eine Zeitbeschränkung hinzufügen, die die beiden Takte mit dem P&R in Beziehung setzt, um ihre Beziehung aufrechtzuerhalten.
Also mit dem Datenblatt T1 > 2,09 ns und T2 ist ungefähr 7 ns für fINCLK = 40 MHz und für fTXCLK = 320 MHz (aber normalerweise arbeite ich bei fINCLK = 25 MHz und fTXCLK = 200 MHz), wenn ich mir sicher bin Die Daten, die ich an der steigenden Flanke von INCLK abtaste, sind stabil. Ich muss mich nicht um die Kreuzungstaktdomäne kümmern? Wenn T1 und T2 die Halte- und Setup-Zeit der Flip-Flops im FPGA respektieren? Finden wir die Setup- und Haltezeit der Flip-Flops in den Datenblättern?
Wenn Sie die Details besprechen möchten, geben Sie bitte einen Link zum vollständigen Datenblatt für den ADC an. In Bezug auf Ihre letzte Frage, nein, Sie müssen die Beziehung zwischen den Signalen in den Zeitbeschränkungen spezifizieren und die Synthesewerkzeuge mit den Details auf niedriger Ebene wie Setup- und Haltezeiten innerhalb des FPGA behandeln lassen.
Macht nichts, ich habe es in Ihrer ursprünglichen Frage in dieser Kette gefunden .
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