Ich habe ein asynchrones FIFO (in einem Stratix V FPGA) mit zwei asynchronen Lese- und Schreibtakten der gleichen Frequenz von 100 MHz. Soweit ich weiß, haben asynchrone FIFOs eine Resynchronisationsstufe mit zwei Registern.
Da die relativen Phasen der beiden Takte bis zu 10 ns wandern können, beträgt der Jitter des FIFO mindestens 10 ns. Hab ich recht? Beträgt der Jitter eines asynchronen FIFOs mindestens einen Taktzyklus? Ist es mehr als ein Taktzyklus?
Asynchrone FIFOs sind durch ihre statische Latenz gekennzeichnet , die als Anzahl vollständiger Zyklen in der Quelldomäne (vor der Kreuzung) und in der Zieldomäne ausgedrückt wird. Die Kreuzung selbst führt zu Jitter, wenn zwischen den beiden Takten keine exakte Phasen- und Frequenzbeziehung besteht. In Ihrem Beispiel sagen Sie, die Phase wandert, damit dies geschieht, muss die Taktfrequenz etwas anders sein. Sie haben Recht, dass dies 0-1 zusätzliche Zyklen zusätzlich zur statischen Latenzzeit einführt, je nachdem, ob die asynchronen Gray-Code-Zählersignale vor dem Setup-Fenster landen (0) oder in den nächsten Zyklus fallen (+1).
Statische Werte für die dcfifo-Megafunktionen befinden sich in der Quartus Megafunction-GUI und hängen von den von Ihnen eingestellten Parametern ab - ansonsten können Sie sie in der Simulation messen. Ich denke, es sind 1 Zyklen vorher, 2 Zyklen danach, also 3 statisch im Show-Ahead-Modus, also insgesamt 30-40 ns für Ihren Fall.
Eine Antwort auf diese Frage sollte im Datenblatt des Herstellers zu finden sein. Ich weiß, es ist ein großes Dokument, aber ich schlage vor, dass Sie es durchwühlen. Außerdem ist Jitter nicht das richtige Wort, um zu beschreiben, wovon Sie sprechen. Jitter bezieht sich auf zufällige Schwankungen der Taktfrequenz auf einer einzelnen Uhr. Worüber Sie sprechen, ist ein Taktversatz (der je nach Jitter der beiden Takte variiert, bis zu 10 ns, wie Sie sagen). Ich werde auch sagen, dass ich denke, was Sie tun, ist genau das, wofür diese Art von FIFO entwickelt wurde, also geht es Ihnen wahrscheinlich gut.