Optimale Konfiguration für PLL auf LPC17xx

Ich versuche, einen Algorithmus zu schreiben, der die beste verfügbare PLL0-Konfiguration für den Benutzer basierend auf F_in und F_cclk auswählt.

Das Handbuch sagt, dass ich für eine stabilere PLL für einen niederfrequenten Eingangstakt nach Möglichkeit eine höhere F_ref wählen sollte. Es wird jedoch nicht angegeben, welche Frequenz als niedrig angesehen wird.

Angesichts der Tabelle von NXP für die Berechnung von PLL-Optionen gibt es zwei Variablen: F_cco und m/n-Paar, die verwendet werden müssen.

Was ist der optimale zu verwendende Wert (leistungsmäßig? stabilitätsmäßig? was ändert sich tatsächlich?): größeres m/n vs. kleineres m/n vs. größerer F_cco/pll-Teiler vs. kleinerer F_cco/pll-Teiler?

Der USB-Sonderfall interessiert mich vorerst nicht.

TL; DR: Was ist eine bessere Option und warum:

Gegeben sei F_in = 12 MHz und erwartet F_cclk = 100 MHz

m=50, n=3, Teiler=4 oder m=325, n=26, Teiler=3?

Hast du es mal versucht zu messen?

Antworten (1)

Der beste Weg, um das Problem zu betrachten, ist, dass der VCO (Voltage Controller Oscillator) sehr empfindlich auf Spannungswelligkeit und Spannungsspitzen reagieren kann, was sich direkt in Jitter niederschlägt. Der Schlüssel zu einer guten PLL ist ein niedriger Ausgangs-Jitter, aber es gibt einen Kompromiss, eine PLL mit niedrigem Jitter wird auch langsam einrasten.

Im Gegensatz zu dem, was Andy zu sagen hat, müssen Sie die PLL also mit einem möglichst hohen Teilungsverhältnis betreiben. Die Teiler-/Countdown-Schaltung fungiert als Tiefpassfilter und reduziert den Jitter (eigentlich mittelt er ihn), wodurch die Steuerung des VCO glatter wird.

hier ein PDF-Link

Seite 5 gibt Ihnen dieses Nugget "In Integer-N-PLLs erfordert die Synthese enger Kanalabstände extrem niedrige effektive Referenzfrequenzen"

  • enge Kanalabstände bedeuten geringen Jitter.

und mehr:

Dies führt zu sehr niedrigen Schleifenbandbreiten und hohen Teilungsverhältnissen • Langsame PLL-Frequenzschaltzeit • Großflächige Passive • Hohes Phasenrauschen bei niedrigen Frequenzen

Sie verwenden diese Tatsachen, um die Tatsache abzuleiten, dass eine Fractional-N-Frequenzsynthese diese Probleme löst (die Notwendigkeit eines hohen Teilungsverhältnisses).

Also ja, deine Anleitung ist richtig.

Ich habe gelesen, dass die PLL in der Frage als Demodulator verwendet wurde und in dieser Situation der Phasendetektor mit der höchsten Frequenz betrieben werden sollte. Sie sagen, das Handbuch des Betriebs ist richtig, aber "das Handbuch sagt, dass ich für eine stabilere PLL nach Möglichkeit eine höhere F_ref auswählen sollte", und widerspricht dies nicht Ihrer Aussage?
Als ich gestern Abend meine Antwort schrieb, schien es, dass das in der Frage erwähnte Gerät eine eigenständige PLL war - nachdem ich endlich zu meinem PC gekommen war und einen Blick darauf geworfen hatte, wurde mir klar, dass es nicht das ist, was ich dachte, also habe ich ' Ich werde meine Antwort löschen, weil sie für dieses Gerät ungeeignet ist. Überprüfen Sie Ihren eingebetteten Link-Typ - es hat nicht funktioniert, als ich es ausprobiert habe, aber es könnte an einer allgemeinen Internetstörung liegen.
Zusammenfassend klingt diese Konfiguration vernünftig: m = 500, n = 24, Divisor = 5? Das bringt mich auf (2 * 500 * 12 MHz) / 24 == 500 MHz am PLL-Ausgang (mit einer Obergrenze von 550 MHz für diese MCU) und 100 MHz auf F_cclk mit 5-fachem Divisor. Was verliere ich im Vergleich zu niedrigeren Werten? Wenn ich es richtig verstehe, ist es nur eine langsamere Sperrzeit, ich würde vermuten, dass der Energieverbrauch von PLL auch etwas höher sein wird, oder? Und was ich bekomme, ist ein stabilerer Ausgangstakt.
Optimale Konfiguration für PLL auf LPC17xx
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