PCB-Mikrocontroller-Layout in einem Mixed-Signal-System

Dies ist eine direkte Fortsetzung dieser Frage . Also hier ist mein Layout, was denkst du über die Mikrocontroller-Seite?

UPDATE April 2019 : Ich habe das Board im Frühjahr/Sommer 2016 gebaut, bin aber nie dazu gekommen, die Ergebnisse hier zu aktualisieren. Die Platine funktioniert einwandfrei, und der einzige beobachtbare Verlust von digitalem Rauschen an die analogen Signale war auf eine bestimmte schlechte Wahl des Schaltungsdesigns in der analogen / digitalen Schnittstelle zurückzuführen, nicht auf das Layout / die Erdung (und die Behebung, dass in einer späteren Überarbeitung auch dieses kleine Rauschen entfernt wurde). . Jetzt hatte ich gerade ein kommerzielles Board, dessen CPU-Bereichsdesign weitgehend auf dem hier gezeigten Layout basiert, die EU-EMV-Tests bestanden hat, also lautet die Antwort, dass dieses Layout zumindest gut genug ist, um seine Aufgabe zu erfüllen.

Die eigentliche alte Frage folgt:

BEARBEITEN : Basierend auf der Antwort von Armandas habe ich jetzt den Eindruck, dass das Mikrocontroller-Layout gut genug ist. Ich wäre immer noch sehr daran interessiert, ob jemand mehr darüber zu sagen hat, wie gut dies ist, um zu verhindern, dass digitales Rauschen auf die analoge Seite gelangt, im Wesentlichen mein Punkt 4. unten. Natürlich sind auch weitere Kommentare zur Mikrocontroller-Seite weiterhin willkommen.

Der Stapel ist

• OBEN: Signal
• GND: solide Massefläche, nirgendwo Schnitte oder Spuren
• PWR: Leistung
• BOT: Signal

TOP (rot) und PWR (lila) Schichten, mit oberem Siebdruck [siehe Update unten ]

BOT (grün), mit oberem Siebdruck zum Vergleich zu oben

Die Digital/Analog-Aufteilung (logischerweise ist die Grundplatte fest) ist hier links/rechts. Leistung (+3,3 digital, DACs und MUXs,$\pm15$analog) gibt in der unteren linken Ecke ein, die drei Kappen dort sind 47uf-Reservoirkappen. Eine Ferritperle (FB101) trennt die +3,3-V-Spuren zu den DACs und MUXs von der uC-Stromversorgung. Der uC befindet sich in der oberen linken Ecke und die Ebene darunter auf TOP ist lokale Masse, verbunden mit GND mit dem Via in der Nähe von C720.

Der uC ist ein STM32F103VF, und ich werde ihn mit 72 MHz betreiben. Der Quarz hat 8MHz. Rechts vom uC befindet sich der mit "Control 1" gekennzeichnete Abschnitt, der zwei DACs und einen Multiplexer enthält, der die Ausgabe des internen DAC1 des uC multiplext. Unten rechts befindet sich ein weiterer Multiplexer in der Nähe von „Control 2“, der den DAC2 des uC multiplext. Die Spuren, die die Signale von den DACs des uC zu einem Operationsverstärker führen, der sie puffert (UREF1), bevor sie zu den Multiplexern gehen, sind die beiden Spuren, die von den Vias direkt oben rechts von C712 gehen. Die DACs sind mit einem SPI-Bus verbunden, der von der oberen rechten Ecke des uC abfährt.

Die DACs und Multiplexer erzeugen Steuersignale für die analogen Tongeneratoren rechts (meistens nicht gezeigt), nicht direkt Audio. Ich würde jedoch erwarten, dass jedes signifikante digitale Übersprechen in ihnen auch im erzeugten Audio hörbar ist, was schlecht wäre. Ich strebe ein$1$kHz Steuerrate, was bedeutet, dass die 8-Wege-Multiplexer neue Abtastwerte mit einer Rate von$8$kHz.

Andere Tracks, die die uC verlassen, sind:

• Adresse wählt und aktiviert für die MUXes, von der Oberseite des uC für MUX1 und von der rechten Seite für MUX2.
• PWM-Signale, die zum Widerstandsarray RR901 gehen. Dies ist etwas, das ich ausprobiere, im Wesentlichen Wellenformen zu erzeugen, indem ich PWM-Wellenformen auf bestimmte Weise kombiniere. Wenn das nicht funktioniert oder zu viel Rauschen durch diesen Pfad dringt, ist das ok, ich werde es bei der nächsten Überarbeitung einfach weglassen. Ich würde mir vorstellen, dass auf diesem Weg im Wesentlichen kein Rauschen austritt, wenn ich RR901 weglasse?
• ein ADC-Signal, das vom letzten Audioausgang (nicht gezeigt) an Pin 26 auf der unteren rechten Seite des uC kommt. Dies wird zum Kalibrieren bestimmter Funktionen der analogen Seite verwendet. Solange es also eine effektive Genauigkeit von etwa 10 Bit liefert, ist alles in Ordnung (es ist ein 12-Bit-ADC).
• Auf der Leistungsebene kommt die DAC / ADC-Referenz von UREF1 (ich brauche nicht wirklich eine sehr spezifische Referenzspannung, aber ich muss einen genauen Vergleich mit der maximalen Ausgabe der DACs haben).
• GPIOs, die zu einigen der Widerstände zwischen den digitalen und analogen Abschnitten gehen (z. B. R713 und R710), schalten verschiedene Dinge im analogen Abschnitt ein und aus. Die Rs werden von Cs begleitet, um zu versuchen, digitales Rauschen aus dem uC herauszufiltern, siehe diese Frage .
• Schließlich filtert und dämpft das RC-Netzwerk R715, R716, C709 den Ausgang eines GPIO, der als Schritteingang für einen VCF (nicht gezeigt) verwendet wird, um ihn zu kalibrieren.

Einige konkrete Punkte, die ich gerne wissen möchte:

1. Ist der Kristall nah genug und gut geführt? Ich musste die Entkopplungskappen des uC-Analogabschnitts zwischen den Quarz und den uC stecken, da sich dort die Stifte befinden.
2. C715 ist die Entkopplungskappe für VDDA. Beachten Sie, dass ich, um die Entkopplungskappe C717 für Vref+, Vref- fest anzuschließen, VDD zu C715 leiten musste, wobei sich eine ziemlich lange Spur um C717 schlängelte. Ist das schlecht?
3. VREF- und VSSA gehen direkt auf die globale Masse, ebenso wie die Masseseite der Entkopplungskappen für VREF+ und VDDA. Dies stimmt mit dem überein, was Olin in der vorherigen Frage gesagt hat. Ich nehme an, das sollte jetzt in Ordnung sein?
4. Sieht das so aus, als gäbe es eine Chance auf eine einigermaßen saubere Ausgabe von den DACs? Ich hoffe auf etwa 12 Bit effektives Signal-Rausch-Verhältnis. Die uC-DACs sind 12-Bit, die externen 16-Bit für den Prototypen (es gibt eine pinbelegungskompatible 12-Bit-Version, sodass ich später immer herunterschalten kann).

Alle anderen Kommentare oder Vorschläge sind ebenfalls sehr willkommen, da ich kein professioneller EE bin und hier möglicherweise auch dumme Fehler mache :)

Aktualisieren:

Ich werde die neueste Version gemäß den Vorschlägen hier sammeln.

Änderungen auf der obersten Schicht gemäß den Vorschlägen von Armandas:

• Tauschreihenfolge von C715 und C717
• Erhöhen Sie den Abstand der oberen Leistungsebene von 6 auf 9 mil (je größer, und die Ebene fließt nicht durch Stifte, sodass beispielsweise die C712-Masse getrennt bleibt).

TOP v2