Ich habe ein Projekt in Alteras Quartus II-Software, das in Verilog geschrieben ist. Ich bin neugierig, ob hier jemand herausgefunden hat, wie man das Verilog als Netzliste auf Gate-Ebene exportiert. Ich möchte das Design in Cadence simulieren. Ich interessiere mich für die spektrale Leistungsaufnahme meines Designs. Irgendwelche Tipps, Jungs?
Nein, es gibt keine Möglichkeit, eine Netzliste auf Gate-Ebene zu exportieren. Es gibt Verilog-Simulatoren, und es gibt mehrere Compiler auf mittlerem Niveau, aber das Low-Level-Mapping ist proprietär für jeden FPGA-Hersteller: Ihre Werkzeugabteilungen (glauben sie) müssen Geld verdienen.
Selbst wenn Sie könnten, Cadence (oder ein anderes Schaltungsanalysetool) kann auf keinen Fall ein FPGA-Design von erheblicher Komplexität analysieren. Selbst der einfachste Cyclone II hat 4.600 Logikelementblöcke mit 16 Logikfunktionen, was wahrscheinlich 10.000.000 oder mehr Transistoren darstellt. Dann haben Sie 120 KB RAM, Multiplikatoren, Peripheriegeräte, PLLs usw. usw. usw. Selbst das einfachste mögliche Verilog-Projekt wird wahrscheinlich Tausende dieser Transistoren umfassen. Selbst bei einem großen PC mit viel RAM ist das Simulationsprogramm dafür nicht ausgelegt. Vielleicht ein paar hundert Transistoren in einem wirklich komplexen Design. Zehn Millionen? Auf keinen Fall.
Cadence simuliert ein Design auf Geräteebene: Jeder Transistor wird als Transistor abgebildet, mit Gate-Kapazität, Leckstrom usw. Für das FPGA benötigen Sie diese Detailgenauigkeit nicht. Es reicht aus, Elemente auf einer höheren Ebene als der Geräteebene zu modellieren. Dafür stellen Altera (und Xilinx, wenn Sie auf dieser Plattform sind) Leistungsschätzer in ihren Tools bereit. Wie Brian betonte, ist dies PowerPlay in Quartus. Diese Tools berücksichtigen dynamische Effekte und haben die Transistormodelle bereits kodiert.
Verwenden Sie zur Leistungsschätzung PowerPlay Early Power Estimators (EPE) . Bessere Daten werden PowerPlay basierend auf Simulationsdaten verwenden.
Christoph Felton