Schätzung des FPGA-Energieverbrauchs

Ich habe eine Schätzung des Stromverbrauchs für das FPGA-Board zusammengestellt, das ich entwickle, und dies sind die Zahlen:

Voltage     Expected Current     Possible Supply?        Notable Peripherals
1.2V        1.578 A              2A     3A               ETH PHY
1.8V        0.754 A              1A     1.5A             DDR2 SDRAM
2.5V        1.124 A              1.5A   2A               ETH PHY
3.3V        0.903 A              1A     1.5A   2A        DVI

Halten Sie diese Zahlen Ihrer Erfahrung nach für angemessen?

Ich weiß, dass der FPGA-Stromverbrauch je nach Firmware-Anwendung stark variiert, also habe ich dafür die Excel-Tabelle Xilinx Spartan 6 und die Datenblätter für alles andere verwendet, aber das Xilinx 601-Entwicklungsboard, auf dem ich mein Design stütze, hat 8A (! ) Bewertungen für alle wichtigen Rails (1.2, 1.8, 2.5, 3.3), was mir ziemlich übertrieben erscheint (und mich ziemlich besorgt macht, dass meine Berechnungen falsch sind). Wird die aktuelle Nutzung durch ein FPGA wirklich so hoch?

Das einzige Extra, das es verwendet, das ich nicht verwende, ist der SERDES + SFP-Anschluss, der wahrscheinlich ein bisschen Strom verbraucht (ich kann mir nicht mehr als einen Verstärker vorstellen?)

Außerdem halte ich es für ratsam, mir ein wenig Netzteil-Headroom zu gönnen. Ich bin mir meiner Zahlen nicht 100% sicher, also gehe ich an einigen Stellen fast doppelt so hoch, immer noch viel weniger als 8A!

Auch Chip-Empfehlungen? Gibt es etwas, wonach ich in einem Reglerchip speziell für die FPGA-Nutzung suchen sollte (rauscharm usw.)?

Geben Sie DDR2 RAM mehr... ZB kenne ich ein Projekt, bei dem DDR3 80bit Busspeicher bis zu 10A während eines Lese-Bursts gefressen hat.
@Sokrates: woah. Ich habe 440mA für mein Gerät (MT47H64M16-25E: download.micron.com/pdf/datasheets/dram/ddr2/1GbDDR2.pdf ) auf Seite 29 für meine Zykluszeit (-25E/2,5ns). Muss ich noch etwas beachten (16 Bit breiter Bus, nur 1 DDR2-SDRAM-Chip)?
Zählen Sie Abschlussströme, Pull-Ups, Pull-Downs und fügen Sie einen sicheren Stromraum hinzu, da ein großer Stromstoß die Spannung verringern und dann noch mehr Strom erfordern würde.
Wie viel DDR2 (Bitbreite, Anzahl der Chips)? Wie schließt du die Datenleitungen ab?
@martinthompson: 1 Chip, 16-Bit-Bus, ich denke, mein Fall ist grenzwertig in der Lage, ohne parallele Terminierung davonzukommen, wird aber wahrscheinlich sicher sein und die Adressleitungen trotzdem mit isoliertem vtt parallel terminieren. Ich bin mir nur nicht sicher, wie viel Strom diese Kündigung ziehen wird. Ich weiß, es kann groß sein. läuft mit 312,5 MHz (625 MHz Datenrate)
1 Chip, 16-Bit-Bus ... mit etwas Simulation könnten Sie meiner Meinung nach zeigen, dass Sie ohne Terminierung davonkommen ...

Antworten (1)

In einem meiner jüngsten Projekte habe ich an einem FPGA/ASIC mit 10-GHz-SERDES gearbeitet. Unser Board bestand aus 10 Netzteilen mit unterschiedlichen Spannungs- und Stromanforderungen. Es wäre eine gute Schätzung, die aktuelle Anforderung doppelt so hoch wie erforderlich zu halten, es sei denn, der Platz auf der Platine ist eine Einschränkung.

Der Welligkeit muss mehr Aufmerksamkeit geschenkt werden als jedem anderen Faktor in der Stromversorgung. Rauschen spielt bei FPGA-Netzteilen eine große Rolle. Stellen Sie sicher, dass Sie genügend Grundebenenschichten verwenden, um das Rauschen zu minimieren. Ich habe gesehen, dass FPGA-Boards aufgrund von Rauschen nicht funktionieren.

Für rauschunempfindliche Schienen können Sie LTC DC-DC-Leistungsmodule verwenden . Sie liefern viel Strom in einem kleinen Paket.

Für rauschempfindliche Schienen wie SERDES IO sollte ein LDO mit geringer Restwelligkeit zusammen mit einem geeigneten DC-DC-Modul im Backend verwendet werden. Überprüfen Sie Ihr FPGA-Datenblatt auf Welligkeitstoleranz auf verschiedenen Schienen.

Schätzung des FPGA-Energieverbrauchs
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