Schaltnetzteil PCB-Layout

Ich studiere nach der besten Methode, um einen Schaltgleichstrom zum Gleichstrom-Abwärtsregler zu leiten. Besonders dieser TI-Teil .

Auf Seite 37 finden Sie ein Layoutbeispiel. Ich habe mich gefragt, ob es ein Problem sein könnte, Durchkontaktierungen in der gesamten Vout-Leitung und nicht nur nach den Ausgangskondensatoren zu platzieren.

Ich lade ein Foto hoch.

Aus Platzgründen habe ich die Ausgangsschaltung sowohl auf der Ober- als auch auf der Unterseite der Platine platziert. Ich hoffe, das schadet nicht der Stabilität oder so.

Zuerst habe ich die Vias nur an den Stellen platziert, die nötig sind. Nach dem Induktor, um die Leistung an der unteren Schicht zu übertragen, und nach den Ausgangskondensatoren, um die Leistung an der inneren Schicht zu übertragen.

Aber ich weiß nicht, ob die zusätzlichen Durchkontaktierungen (diese habe ich mit goldener Farbe markiert) in der Ausgangsleitung bevorzugt werden.

Gibt es auch einen Schaden, die innere Schicht (die den 5-V-Ausgang liefert) mit den Durchkontaktierungen am Induktor-Kondensator-Punkt zu verbinden?

Ich habe noch ein Bild hinzugefügt, um meine beiden Überlegungen klarer zu machen. Rote Punkte sind Vias

BEARBEITEN: Ich lade noch ein Foto meines endgültigen Layoutentwurfs hoch. Der Teil, den ich immer noch verwirrt bin, ist die Via-Platzierung. Ich weiß nicht, ob die Ausgangsleitung 5V Durchkontaktierungen in der gesamten Ebene haben muss, wie ich es getan habe, oder nur nach den Ausgangskondensatoren platziert werden muss (siehe Foto 2, A und B).Geben Sie hier die Bildbeschreibung ein Geben Sie hier die Bildbeschreibung ein

Ja, Shunt-Durchkontaktierungen reduzieren die ESL, fügen jedoch etwas pF hinzu. Sie können die Auswirkungen von Q und SRF berechnen
Was meinst du mit ESL? Irgendeine Quelle für weiterführende Lektüre?
Wie ESR, aber L hat jede Durchkontaktierung Induktivität und Kapazität, wenn sie sich in der Nähe der Masseebene befindet, kann aber eine nieder- oder hochohmige Übertragungsleitungswurzel (L / C.) sein. Berechnung erforderlich. Dies kann von der Totzeit abhängen, da dV/dt und dI/dt aus dZ/dt resultieren, was ein Klingeln und somit SRF induziert. Ziehen Sie auch Ferritperlen in Betracht
Ich sehe überhaupt keine gute Erdung. GND ist das wichtigste für einen Umschalter. Die Eingangskappe, die Ausgangskappen und der mittlere Slug GND sollten alle auf einer sehr dicken (gefüllten Polygon) GND-Füllung der obersten Schicht zusammengebunden werden (genau wie im Beispiel). Dieses Netz hat sehr stachelige hohe Ströme. Mit Ihrem Layout zwingen Sie diese zu längeren Pfaden und Durchkontaktierungen und haben während der Schaltübergänge hohe Spannungsspitzen.
Natürlich ist dies nicht das endgültige Design, es ist nur eine anfängliche Komponentenplatzierung. Viele Dinge und Verbindungen fehlen mittlerweile. Ich habe gerade einen Screenshot hochgeladen, weil ich über die Ausgangsschaltung verwirrt war. Wie das erste Bild beschreibt, habe ich zwei Pläne im Kopf. Ich habe gesehen, dass beide (A und B) ohne Probleme gut funktionierten, aber ich möchte wissen, welche Taktik einer anderen überlegen ist und warum.
Haben Ihre Schlaufenbereiche die Mindestgröße? Es gibt mindestens 3 Schleifen: Eingangsenergiespeicherschleife, die Ausgangsschleife mit Schalter auf VI. die Ausgangsschleife mit umgelegtem Schalter. Scheuen Sie sich nicht, die PCB-Metallisierung an einigen Stellen zu erweitern, damit die Ausgangs- und RTN-Ströme sehr nahe beieinander liegen. MACHEN SIE SKIZZEN.
Ich rate für Widerstände und Kappen, Relief Connect zu verwenden. Der Anschluss erfolgt über eine thermische Entlastungsverbindung. Andernfalls werden Sie auf Tombstoning stoßen. Kurzbeschreibung dieses Effekts: Wenn die Leiterbahnen, die zu einem Bauteil-Footprint führen, nicht thermisch ausgeglichen sind, erwärmt sich während des Reflow-Lötprozesses eine Seite des Bauteil-Footprints schneller als die andere, was dazu führt, dass das Lot zuerst auf einer Seite schmilzt und nicht auf der gleiche Zeit.
Wird die Platzierungstopologie von oben nach unten irgendwelche Stabilitäts- oder Leistungsprobleme verursachen?
Ich liebe es, wie sie fiktive Komponenten in Layoutbeispielen zeichnen. In Wirklichkeit sind sie riesig, aber in Datenblättern kein Problem, nur ein schematisches Symbol.

Antworten (1)

Die Via-Platzierung sollte hier von geringster Bedeutung sein. Das größte Problem in Ihrem Layout/Ihrer Platzierung besteht darin, dass Hochstromschleifen über zusätzliche Durchkontaktierungen über die Ebenen (Oberseite und Masse) gezwungen werden. Schauen Sie sich noch einmal das vom Hersteller vorgeschlagene Layout an: Alle High-Spikes-Loops werden in das gleiche Ground Pad, die Top-Layer und unter dem Chip geschlossen. Alle sind eng um den Steuerschalter herum angeordnet. In Ihrem Design muss der Strom zwischen den Schichten (und entlang der Signalmasse) fließen, und die Induktivität von Vias wird wahrscheinlich das Klingeln verstärken, und EMI von Ihrem Layout wird schrecklich sein. Bitte seien Sie weniger erfinderisch und versuchen Sie, dem vorgeschlagenen Layout so genau wie möglich zu folgen, einschließlich der vorgeschlagenen Stückliste. Es wird Ihnen eine Menge Ärger ersparen.

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