Taktteiler-IC mit seriellem oder parallelem Abschluss

Das Datenblatt ist recht übersichtlich.

Taktausgangsspuren über einem Zoll sollten einen Reihenabschluss verwenden. Um eine 50-Ω-Leiterbahn (eine häufig verwendete Leiterbahnimpedanz) in Reihe zu terminieren, platzieren Sie einen 33-Ω-Widerstand in Reihe mit der Taktleitung so nah wie möglich am Taktausgangspin. Die Nennimpedanz des Taktausgangs beträgt 20Ω.

Zuerst muss ich Ihre Annahmen korrigieren.

20 Ω Typ ist die niedrigste Impedanz bei 5-V-CMOS-Logiktreibern, die es gibt.

• Die meiste 3,3-V-Logik beträgt 25 Ω und die 5-V-Logik liegt bei etwa 50 Ω.
• Die effektive Z-Toleranz gegenüber dem Temperatur- und Versorgungsbereich liegt bei etwa 50 %, Vol/Iol=Z

Beachten Sie, dass dieser Chip eine Anstiegszeit von 1 ns (typisch) und einen maximalen Versatz von 500 ps hat und 1 Zoll als maximale Pfadlänge für beste Leistung empfohlen wurde.

Was bedeutet das?

Dies bedeutet, dass sich die Signalintegrität von Takten verschlechtert, wenn die Pfadlänge ohne Impedanzanpassung darüber hinaus zunimmt, aber mit Anpassung erhalten bleibt.

Übertragungsleitungsregeln für die Impedanzanpassung werden wichtig, wenn die Anstiegszeit Tr < 15 % der Ausbreitungsverzögerung ist. dh Wellenlänge ist$\lambda =~0.35/Tr$wenn also Tr größer als 5 % von a ist$\lambda$. Andere verwenden 10 % als Faustregel mit weniger Spielraum für die Signalintegrität.

Andernfalls können induktive Spuren mit verteilter Kapazität Überschwingen und Überschwingen verursachen. Paralleles Laden kann Q und Abklingzeit reduzieren.

Eine echte angepasste Impedanz mit Streifenleitung und Abschlusswiderstand ist das ideale Szenario auf Kosten eines um 50 % reduzierten Vpp-Ausschlags.

Offensichtlich können Kompromisse zwischen Überschwingen und Lastimpedanz eingegangen werden, wenn Sie den Überschwingpegel kennen, aber normalerweise ist dies nicht erforderlich, da die Abschlüsse von Vcc auf gnd aufgeteilt werden können, um die richtige Vorspannung um die Eingangsschwellenwerte herum aufrechtzuerhalten.

Im Wesentlichen gelten diese Regeln des Übertragungsleitungsdesigns für alle CMOS für die Anstiegszeit gegenüber der Pfadlänge, wenn diese Regeln angewendet werden müssen. Dies liegt daran, dass die Anstiegszeit von Treibern mit höherer Ausgangsimpedanz mit höherer Lastkapazität zu niedrigeren Anstiegsraten führt, längere Pfadlängen können ohne Abschlüsse verwendet werden, indem sorgfältig kontrollierte Impedanzspuren verwendet werden.

Microstrip:                    Stripline.: 
Zo= 60-70 Ohms for w/h = 1,    0.6 times that of microstrip.    
    40-50 ohms for w/h = 2.    0.6 times that of microstrip.    
Propagation Delay: 150 pS/in   180 pS/in 
  Average Propagation Delay: 2 nS/ft  between microstrip and stripline.
(Ref Henry Ott)