TFT-LCD-Pixeltaktfilterung

Das Kabel versuchsweise mit Alufolie umwickeln und am Antriebsende erden. Oder das Chassis, aber nicht beides. Wenn das funktioniert, können Sie das Kabel besser abschirmen.

Oder ein Reihenabschluss am treibenden Ende des Taktsignals; dadurch werden die Taktflanken etwas verlangsamt; mit anderen Worten, den Oberwellengehalt reduzieren.

Ich habe meine Zweifel: Wenn der Takt 30 MHz beträgt und die Spitze bei 60 MHz liegt, ist dies nur die zweite Harmonische. Das bedeutet entweder: Die Uhr ist weit davon entfernt, eine Rechteckwelle zu sein (Einschaltdauer ist weit entfernt von 50%) oder: Die EMI stammt aus anderen Quellen (vielleicht die RGB-Daten: Geht die Emission weg, wenn der Bildschirm schwarz ist?) Einige weitere Informationen aus diesen Experimenten und Fragen können hilfreich sein.

BEARBEITEN: Wenn Sie einen Ersatzdraht im Stecker aufkratzen können, fügen Sie einen Differenzialtreiber für die Uhr am Antriebsende (den LCD-Controller) hinzu und übertragen Sie die Uhr und ihre Ergänzung auf benachbarte Drähte. Verwenden Sie am Empfangsende (dem LCD) einen Differentialempfänger, um die Uhr zu regenerieren. Dies hat zwei Vorteile: Erstens bleibt die Taktwellenform trotz der Kabel und EMV-Filter genauer erhalten, und zweitens hebt sich die Strahlung der beiden Taktleitungen gegenseitig auf, wodurch Ihre EMV-Emissionen verringert werden.

Sie könnten Serialisierung und Deserialisierung in Betracht ziehen: -

Ich kann für die Chipfamilie von TI bürgen - ich habe den einfacheren 10-Kanal-: 1-Kanal-Serializer und -Deserializer verwendet und er hält, was er verspricht. Warum sollte dies berücksichtigt werden? Wenn Sie die EMI nicht reduzieren können, wird der Wechsel von 18 unsymmetrischen Verbindungen zu 4 symmetrischen Paaren die EMI um eine Größenordnung reduzieren. Hier die pdf-Datei zu den Geräten.

Diese Geräte sind speziell für LCD- und andere Anzeigetechnologien bestimmt und können bis zu 10 Meter arbeiten.

Was treibt den FPC an? Wenn der Host-Prozessor beispielsweise ein FPGA ist, ist es möglich, die Stromansteuerung und die Anstiegsgeschwindigkeit an den I/O-Pins zu reduzieren. Beim Xilinx Spartan 6 UCF ist es beispielsweise möglich, sowohl die Slew-Rate als auch den Antrieb einzustellen. Zitieren des Xilinx-Whitepapers zur Signalintegrität (das eine gute Lektüre ist, wenn Sie diese Probleme vermuten):

Eine weitere Technik, die in FPGAs verwendet wird, besteht darin, die Anstiegsgeschwindigkeiten des Ausgangs zu steuern. Wenn Verzögerung kein Problem darstellt, können SLOW-Ausgangsattribute verwendet werden, um Übersprechen und Prellen zu reduzieren. Wenn die Slew-Rate-Steuerung nicht möglich ist, sollte die Antriebsstärke auf eine niedrigere Stärke programmiert werden; Verwenden Sie beispielsweise LVTTL2- statt LVTTL12-Treiber. Der daraus resultierende höhere Ausgangswiderstand absorbiert Reflexionen und verbessert die Signalintegrität. Externe Widerstände sind durch die Verwendung bestimmter SelectIO™-Schnittstellenoptionen nicht erforderlich.

http://www.xilinx.com/support/documentation/white_papers/wp323.pdf

Für Hochfrequenzdaten ist es besser, langsamere Anstiegsraten (d. h. stärker geneigte Flanken) als idealisierte rechteckwellenähnliche Signale zu haben, solange Ihre Signalverzögerungen ziemlich aufeinander abgestimmt sind, um das Übersprechen (insbesondere über eine FPC) zu reduzieren , wo benachbarte Signale dazu neigen, zu koppeln).

Bearbeiten: Ops, ich habe nicht gesehen, dass Sie einen ASIC-Controller haben. Sie können es mit Abschlusswiderständen versuchen. Ein weiterer Trick besteht darin, dass Sie, wenn Sie vermuten, dass das Klingeln Übersprechen verursacht, einen breiteren FPC verwenden und jedes andere Signal für Hochfrequenzsignale erden lassen können.