Warum geht ein MOSFET in die Sättigung?

Bei all meinem Durchsuchen ist klar geworden, dass wir mit zunehmender Drain-Source-Spannung schließlich die Sättigung erreichen. Mathematisch gesehen ist Vds>Vgs-Vt die Bedingung, die wir betrachten. Aber wenn ich versuche, es logisch zu verstehen, brauchen wir eine Sperrvorspannung bei Vgs, um Minoritätsträger vom Substrat anzuziehen, um einen Kanal zu bilden. Nun, da der Kanal gebildet ist, führt eine Drain-Source-Spannung zu einem Stromfluss aufgrund von Elektronen. Es ist auch sinnvoll, dass Vds einen Verarmungsbereich an einem von Source/Drain erzeugen und den Verarmungsbereich reduzieren sollte.

Aber wie würde sich all dies auf Kanalbreiten, Sättigung und alles andere beziehen, was zu Sättigung führt?

Ich bin kein Experte für MOSFET. Aber ich werde ein paar Cent hinzufügen. zu Beginn der Sättigung wird die Kanalbreite nahezu konstant mit geringerer Variation.

Antworten (1)

Ich denke, Sie sind mit dem Verhalten eines Bipolartransistors verwirrt.

Bei einem BJT nähert sich der Kollektor-Basisübergang der Durchlassspannung, um in den Sättigungsmodus zu wechseln.

Beachten:

  • Bei einem BJT bedeutet Sättigung, dass der Transistor den Kollektorstrom Ic NICHT bestimmt. Das passiert wann v C e < v C e , S A T

  • für einen MOSFET bedeutet Sättigung, dass der Transistor den Drainstrom Id bestimmt . Das passiert wann v D S > v D S , S A T

Wir brauchen eine Sperrvorspannung bei Vgs, um Minoritätsträger vom Substrat anzuziehen, um einen Kanal zu bilden. Nein, so wird der Kanal nicht gebildet.

Sperrvorspannung bedeutet, dass es einen PN-Übergang geben muss, es gibt keinen Übergang für das Gate. Das Gate wird gebildet, wenn (für einen NMOS) das Gatepotential höher ist als das Substratpotential + Vthreshold. Die positive Spannung zieht die negativen Ladungsträger (Elektronen) zum Gateoxid, um einen Kanal zu bilden.

Geben Sie hier die Bildbeschreibung ein

Dieses Bild zeigt die Situation, wenn sich ein NMOS im Sättigungsmodus befindet. Beachten Sie, wie es eine Lücke gibt (von Länge δ ) zwischen dem rechten Ende der Rinne und dem Abfluss. Die Strommenge, die fließen kann, wird durch die Form des Kanals bestimmt, solange v G S konstant bleibt und zwischen Gerinne und Ablauf mindestens ein gewisser Abstand besteht ( δ > 0 ), dann bleibt das NMOS in Sättigung.

Die Kanalbreite und andere Parameter beziehen sich tatsächlich alle auf den Sättigungsmodus. Es geht ein wenig zu weit, hier alle Zusammenhänge zu erläutern. Mein Rat an Sie ist, darüber nachzudenken, was mit dem Kanal im MOSFET passiert, wenn ein Parameter geändert wird, z. B. eine Erhöhung v G S oder ein etwas längerer Transistor.

Ich kann immer noch nicht verstehen, wie die Sättigungs-ID vom Transistor abhängt. Die eigentliche Definition von Sättigung bedeutet, dass etwas einen Spitzenwert erreicht hat. Das heißt, es sollte nicht von Vds abhängen. Sollte der Kanal nicht einheitlich bleiben? Vgs setzt Elektronen im Substrat frei. Und dann lässt Vds es als Draht fungieren. Und selbst wenn es eine Parität gäbe, hätte die rechte Seite nicht MEHR freie Elektronen?
Das heißt, es sollte nicht von Vds abhängen . Und das ist richtig , aber es gibt andere Parameter wie Vgs und die Größe des Transistors. Diese beeinflussen Id im Sättigungsmodus. OK, ich kann die Größe des Transistors nicht dynamisch ändern, aber ich kann Vgs ändern. Das Verringern von Vgs verkleinert den Kanal und verringert die Id.
Warte, ich glaube, ich habe es verstanden. Die erzeugte Gate-Spannung zieht Valenzelektronen und keine freien Elektronen an. Vds setzt sie im Wesentlichen frei und hinterlässt unkompensierte Kationen. So sagt Vds schließlich: "Ich habe nur diese vielen Elektronen, mit denen ich arbeiten kann." was bedeutet, dass es eine Sättigung und eine verringerte Kanallänge gibt. Aber ist es nicht wahrscheinlich, dass eine Erhöhung von vds auch die Geschwindigkeit des Elektronenflusses erhöhen würde? Oder ist es nur so, dass ohne einen Kanal nur so viel Strom wachsen kann? Es sei denn, Vgs steigt und setzt mehr freie Elektronen frei.
Ähm, nicht wirklich, das Gate zieht freie Elektronen an. Aber wirklich, was die Träger des Kanals bilden, ist irrelevant. Relevant ist Vgs, da es die Form des Kanals bestimmt. Diese Form bestimmt dann den Strom.
Zeit, das College abzubrechen
So schnell sollte man nicht aufgeben! Sie stehen der AHA sehr nahe! Moment, also bleib dabei. Besprechen Sie das Obige mit einem Kommilitonen und das muss nicht jemand sein, der alles versteht. Sicherlich hat es eine Weile gedauert, bis ich das alles begriffen habe. Aber glauben Sie mir, es wird besser, wenn Sie diesen ganzen Unsinn beherrschen ;-)
danke für deine Hilfe, aber ich glaube, ich brauche einen letzten Hinweis, bevor die Logik klar ist. Ist der "Kanal" freie Elektronen oder unkompensierte Anionen. Ich vermute unkompensierte Anionen, bin mir aber nicht hundertprozentig sicher.
Es hängt von PMOS oder NMOS ab. Ein NMOS wird in einem P-dotierten Substrat hergestellt. Drain und Source sind dann N -dotiert (und deshalb ein N- MOS). Um eine leitende Verbindung zwischen D und S herzustellen, benötigen wir dann negative Ladungsträger (dh der Kanal besteht aus Elektronen ). Um diese anzuziehen, benötigen wir eine positive Spannung (gegenüber dem Substrat) am Gate. Machen Sie eine Seitenansichtszeichnung eines NMOS, um es besser zu verstehen.
Ein PMOS wird in einem N-dotierten Substrat hergestellt. Drain und Source sind dann P -dotiert (und deshalb ist es ein P- MOS). Um eine leitende Verbindung zwischen D und S herzustellen, benötigen wir dann positive Ladungsträger (dh der Kanal besteht aus Löchern ). Um diese anzuziehen (eigentlich die Elektronen abzustoßen), benötigen wir eine negative Spannung (in Bezug auf das Substrat) am Gate. Machen Sie eine Seitenansichtszeichnung eines PMOS, um es besser zu verstehen. Wirklich, es ist nicht so schwer.
Also NMOS-Kanal: Elektronen, PMOS-Kanal: Löcher. Jetzt ist die Elektronenmobilität (wie schnell sie sich bewegen) etwa 3x höher als die Lochmobilität. Das macht einen NMOS-Transistor schneller (und hat mehr Steilheit) als ein PMOS-Transistor ähnlicher Größe.
Ich denke ich habe es. Wenn wir ein NMOS haben, stößt die positive Spannung Löcher ab und zieht freie Elektronen an. Die Elektronen bilden einen Kanal und sind beweglicher als die Anionen, die durch Lochabstoßung gebildet werden.
Wenn wir also Vds liefern, werden sowohl Anionen als auch Elektronen zum Drain (wo die positive Sonde angeschlossen ist) angezogen, aber aufgrund von Mobilitätsunterschieden bewegen sich die Elektronen schneller. Anfangs funktioniert der Kanal einwandfrei und fungiert als Dirigent. Aber bald ist die Spannung am Drain hoch genug, um auch die Anionen anzuziehen, was den Kanal verstopft (keine wissenschaftlichen Begriffe). Das bedeutet, dass wir selbst dann, wenn wir Vds erhöhen, weniger Glück mit dem Kanal haben und der Strom konstant bleibt.
Mathematisch gesehen muss die Spannung am Gate (Vgs-Vthreshold) größer sein als Vds, um sicherzustellen, dass Anionen nicht angezogen werden, um eine Seite zu verstopfen, und gleichmäßig bleiben können. Was mathematisch als Vds > Vgs - Vt für die Sättigung angesehen wird
Ja du hast es! Zum letzten Kommentar: So wie ich das sehe, "streckt" sich der Vds zwischen Drain und Source. Wenn also Vds = 4 V ist, gibt es irgendwo dazwischen einen Punkt, an dem das Potential unter dem Gateoxid 2 V beträgt. Nur wenn die Spannung zwischen einem solchen Punkt (unter dem Gateoxid) und dem Gate selbst > Vt ist, kann es einen Kanal geben . Bei Sättigung gibt es also einen Kanal zwischen der Quelle und diesem Punkt. Und kein Kanal zwischen diesem Punkt und dem Abfluss. Für einen NMOS mit Vt = 1 V und Vgs = 3 V wäre dieser Punkt bei Vgs-Vt = 2 V.
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