Warum sollten IO-Pins mit einem 0-Ohm-Widerstand auf dem FPGA-Entwicklungsboard an VCC oder GND gebunden werden?

Ich habe ein billiges Altera Cyclone II EP2C5T144C8-Entwicklungsboard und einige (4) der IO / LVDS-Pins sind mit VCC oder GND kurzgeschlossen, wie im schematischen Segment unten gezeigt. Die Pins werden auch zu Headern auf der Platine herausgeführt.

Die einzigen Dinge, die mir einfallen, warum sie dort sind, sind:

  1. Sie sollen unbestückt bleiben (wurden aber versehentlich bestückt), damit der Benutzer Pull-up-/Pull-down-Widerstände hinzufügen kann
  2. Sie helfen irgendwie dabei, das FPGA mit Strom zu versorgen

Gibt es einen Grund, warum ein direkter Kurzschluss zu VCC / GND für einen IO-Pin auf einem Dev Board wünschenswert wäre? Kann ich diese Widerstände entfernen, ohne die Leistung der Platine zu beeinträchtigen?

Schema

Können Sie den Schaltplan (und idealerweise die Bedienungsanleitung) verlinken? Es gibt mehrere Entwicklungsboards mit diesem FPGA, IIRC.
Egal, ich vermute, es ist dieser hier ?
@uint128_t, ja, das ist das Board/Schema, mit dem ich arbeite. Es scheint kein Benutzerhandbuch zu geben und ich bin mir nicht sicher, woher das Design stammt (Boards erhältlich bei ebay/amazon/aliexpress/etc.)
Im Allgemeinen werden Null-Ohm-Verbindungen verwendet, um Warnungen/Fehler zu vermeiden, die von CAD-Tools für E/A-Signale generiert werden, die direkt mit der Stromversorgung verbunden sind.
können manchmal als Riemen verwendet werden. Es könnte Software geben, die, wenn sie einen bestimmten Pin hoch sieht, einen Pfad wählt, niedrig einen anderen Pfad wählt, oder ein Zustand eines Pins könnte bedeuten, dass etwas aktiviert oder mit einer höheren Taktrate ausgeführt wird, verwenden Sie einen anderen Uart, um Dinge auszugeben . Logikdesigns könnten genauso einfach einen Pin oder eine Reihe von Pins für if-then-else verwenden, sodass ein Design ohne Neuaufbau oder Neukompilierung verschiedene Optionen haben kann, ändern Sie einfach das Band.
Wenn Sie IO-Pins sehen, die direkt ohne 0-Ohm-Widerstände festgeschnallt sind, können diese auch zur Identifizierung der Board-Revision verwendet werden - ich habe das zuvor mit Kugeln auf der Innenseite des Pakets gemacht, die ich nicht ausbrechen konnte. Mit 2-3 davon kann ich FPGA-Images schreiben, die die physische Revisions-ID des Boards lesen und entsprechend handeln können. Da die Bälle an Netzen aus Kupfer festgeschnallt sind, ist es unwahrscheinlich, dass ein Endbenutzer sich die Mühe machen würde, diese Revision zu fälschen.

Antworten (2)

Es gibt verschiedene Pakete für das FPGA. Verschiedene Pakete mit verschiedenen Optionen.

Auf der 144-poligen EP2C8-Version des Altera Cyclone II EP2C5T144C8-Entwicklungsboards sind die Pins 26 und 81 VCCINT und die Pins 27 und 80 sind GND.

Der 0 Ω Widerstände ermöglichen es verschiedenen Teilen, dieselbe Entwicklungsplatine zu teilen.

Pinbelegung

EP2C8- und EP2C8A-Geräte-Pinbelegung

EP2C5T144 Platinendiagramm

Das Pinbelegungsblatt von Intel zeigt, dass es sich um generische E / A handelt, keine Konfigurations- oder Referenzfunktion (zumindest für diese beiden müssen Sie auch die anderen beiden nachschlagen.) Also ...

1.) Sie dienen lediglich der Debug-Flexibilität.

2.) Sie sind da, weil der Designer etwas beabsichtigt hat, was nie zustande gekommen ist.

Suchen Sie also nach den Netznamen PIN26 und PIN27, um zu sehen, ob sie mit irgendetwas anderem verbunden sind, das möglicherweise tatsächlich den niedrigen Widerstand benötigt.

Wenn nicht, vergessen Sie nicht, die Eingänge auf schwaches Pullup einzustellen, um Probleme mit schwebenden Eingängen zu vermeiden, wenn Sie sich entscheiden, sie zu entfernen.

Warum sollten IO-Pins mit einem 0-Ohm-Widerstand auf dem FPGA-Entwicklungsboard an VCC oder GND gebunden werden?
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