FDCE-Flip-Flop-Primitiv in Altera Quartus?

Ich würde gerne das primitive Äquivalent von Altera Quartus zum FDCE-Flip-Flop auf Xilinx ISE kennen.

Ich denke, dass das DFFE-Primitive funktionieren könnte, bin mir jedoch nicht sicher, ob die CE- und CLR-Pins gleichwertig sind. Auch der PRN-Pin verwirrt mich.

Hier ist ein Link zur Altera-Dokumentation, die ich bisher verwendet habe.

Geben Sie hier die Bildbeschreibung ein

Warum braucht man ein Primitiv? Können Sie es nicht als portablen, generischen VHDL- oder Verilog-Code schreiben?
Ich bin mir ziemlich sicher, dass das eine richtige Lösung sein wird. Aber an dieser Stelle versuche ich aus pädagogischen Gründen, Features zwischen den beiden IDEs abzubilden.

Antworten (1)

Neuere Versionen von Quartus haben Wrapper für verschiedene grundlegende Flip-Flop-Typen. Eine Liste aller Primitiven finden Sie hier: Primitive List for Quartus 15

Hier ist die DFFE-Komponente:

COMPONENT DFFE
  PORT (
    d    : IN  STD_LOGIC;   -- Data input
    clk  : IN  STD_LOGIC;   -- Clock
    clrn : IN  STD_LOGIC;   -- Clear (Reset, low-active)
    prn  : IN  STD_LOGIC;   -- Preset (low-active)
    ena  : IN  STD_LOGIC;   -- (Clock) Enable
    q    : OUT STD_LOGIC    -- Data output
  );
END COMPONENT;

Quelle: http://quartushelp.altera.com/15.0/mergedProjects/hdl/prim/prim_file_dffe.htm

Veraltete Altera-Dokumentation:

Es gibt den Quartus Low Level Primitive Guide .

Hier ist die grundlegende Flip-Flop-Zelle:

COMPONENT DFFEAS
  PORT (
    d      : IN  STD_LOGIC;
    clk    : IN  STD_LOGIC;
    clrn   : IN  STD_LOGIC;
    prn    : IN  STD_LOGIC;
    ena    : IN  STD_LOGIC;
    asdata : IN  STD_LOGIC;
    aload  : IN  STD_LOGIC;
    sclr   : IN  STD_LOGIC;
    sload  : IN  STD_LOGIC;
    q      : OUT STD_LOGIC
  );
END COMPONENT;

Quartus hat nur ein Primitiv, während Xilinx verschiedene Wrapper für dasselbe Primitiv anbietet.

FDCE-Flip-Flop-Primitiv in Altera Quartus?
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