Nach Synthese meines Verilog-Codes. Ich erhalte den folgenden Zeitbericht. Ich denke, es zeigt einen Fehler in meinem Code.
Geschwindigkeitsklasse: -2
Minimale Periode: 2,334 ns (Maximale Frequenz: 428,376 MHz)
Minimale Eingangsankunftszeit vor dem Takt: Kein Pfad gefunden
Maximal erforderliche Ausgangszeit nach dem Takt: 1,282 ns
Maximale kombinierte Pfadverzögerung: Kein Pfad gefunden
Was mich am meisten stört, ist der fett markierte Kommentar. Zeigt es irgendeinen Fehler an?
Nein, es ist kein Fehler.
Synthesis schätzt nur Timings, weil Sie keine Constraint-Datei angewendet haben. Im normalen ISE-Fluss werden Beschränkungen im Übersetzungsschritt angewendet. Wenn dies zu spät ist und Sie frühere Constraint-Prüfungen oder Optimierungen benötigen, können Sie eine XST-Constraint-Datei (*.xcf) mit Timing-Informationen anwenden.
Die Syntax ist die gleiche wie in UCF-Dateien, es sind jedoch nur zeitliche Beschränkungen zulässig. Die Verarbeitung einer xcf-Datei kann in den Eigenschaften des Syntheseprozesses aktiviert werden.
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Entschuldigung, ich habe Ihre fetten Zeilen übersehen, als ich meine Antwort schrieb.
Es gibt 4 Arten von Verbindungen in einem Design (in der Reihenfolge Ihrer gemeldeten Linien):
Wenn die Synthese meldet No path found, bedeutet dies nur, dass diese Art von Pfad in Ihrem Design nicht vorhanden ist. Und so kann es keine Timings melden.
Es ist kein Fehler.
Minimale Ankunftszeit der Eingabe vor Uhr: Kein Pfad gefunden
Dies bedeutet einfach, dass es keinen logischen Pfad von einem Eingang zu einem Flip-Flop (oder Latch) gibt.
Maximale kombinatorische Pfadverzögerung: Kein Pfad gefunden
Und das bedeutet, dass es keinen logischen Pfad von jedem Eingang zu jedem Ausgang gibt, ohne ein Flip-Flop dazwischen (= kombinatorischer Pfad).
Es scheint, dass Ihr Design keine Eingaben hat.
Minimale Periode: 2,334 ns (Maximale Frequenz: 428,376 MHz) Minimale Eingangsankunftszeit vor dem Takt: Kein Pfad gefunden Maximal erforderliche Ausgangszeit nach dem Takt: 1,282 ns Maximale kombinierte Pfadverzögerung: Kein Pfad gefunden
Hallo!
Ihr Code ist korrekt und die Synthese auch. Besser Sie wenden die Eingabewerte nur direkt auf diese Anweisung an, anstatt sie in der Testbench anzuwenden. Dann können Sie eine kombinatorische Pfadverzögerung beobachten.
Martin Zabel