CMOS Inverter-basierte Frage von Sedra&Smith, Microelectronic Circuits

Aufgabe 4.47 aus Microelectronic Circuits, 6. Auflage, Sedra & Smith.

Ich kann die folgende Frage nicht analysieren. Kann mir jemand helfen, es zu lösen? Ich weiß nur, dass die Schaltung nicht symmetrisch bleiben wird.

Betrachten Sie einen CMOS-Inverter mit v T N = | v T P | = 2 v , ( W / L ) N = 20 , ( W / L ) P = 40 , μ N C Ö X = 2 μ P C Ö X = 20 μ A / v 2 Und v D D = 10 v . Für v ICH = v D D , finden Sie den maximalen Strom, den der Wechselrichter währenddessen aufnehmen kann v Ö Überreste ≤ 0,5 v .

wo ist die Schaltung?
Ich habe es hier nicht gezeichnet, da ich davon ausgegangen bin, dass Sie es für die klassische PMOS-NMOS-Schaltung halten würden.
Und wer sind Sedra & Smith? Wenn es sich um ein Lehrbuch handelt, sollten Sie uns den Titel und wahrscheinlich auch die Seitenzahl nennen. Geben Sie alle Informationen in die Frage und nicht in die Kommentare ein.
Entschuldigung, mein fehler. Ich hoffe die Frage ist jetzt klar.
Ich weiß nur, dass die Schaltung nicht symmetrisch bleiben wird. Wie meinen Sie? Die Schaltung ist, was sie ist. Sie meinen wahrscheinlich, dass der von NMOS und PMOS geleitete Strom nicht gleich ist. Ihr erster Schritt sollte sein, sich die Schaltung anzusehen und zu überlegen , was sie dazu bringen würde, den maximalen Strom zu senken. Das sagt etwas darüber aus v ich und was NMOS und PMOS tun. Welche(s) Gerät(e) bestimmen den Senkenstrom? Wenden Sie dann die Formel für das NMOS/PMOS in diesem Zustand an, um den Strom zu bestimmen.
Können Sie RdsOn aus Ihrem Modell berechnen?

Antworten (1)

Ich gebe einen Ansatz, konzentrieren wir uns vorerst auf den NMOS, da der Eingang des Inverters VDD ist, dieser sollte EIN sein, während der PMOS AUS sein sollte. Angenommen, der NMOS befindet sich im Triodenbereich (ein Schalter "vollständig" eingeschaltet). Du hast:

ICH D = μ N C Ö X W L [ ( v G S − v T N ) v D S − v D S 2 2 ]

Beachten Sie, dass für kleine Werte von v D S , könnte der quadratische Term vernachlässigbar sein.

ICH D ≈ μ N C Ö X W L ( v G S − v T N ) v D S
. Der Kanalwiderstand ist also ungefähr

R D S Ö N ≈ v D S ICH D = 1 μ N C Ö X W L ( v G S − v T N )

Damit können Sie abschätzen, wie viel Strom Sie durch den NMOS leiten können und den nicht überschreiten v Ö Anforderung < 0,5V da:

(1) v Ö ≈ ICH D ⋅ R D S Ö N

Sie haben alle Werte für die Konstanten, um den Kanalwiderstand zu finden. Du hast v Ö , also musst du nur nach auflösen ICH D in 1).

Wie klein braucht v D S 2 2 zu vergleichen ( v G S − v T N ) v D S damit die Annäherung richtig ist?

( v G S − v T N ) v D S >> v D S 2 2
( v G S − v T N ) >> v D S 2

v D S << 2 ⋅ ( v G S − v T N )

In diesem Problem suchen Sie nach a 0,5 v maximal bei v D S . Das könnte viel kleiner als betrachtet werden 2 ( 10 − 2 ) = 16 v .

Diese maximale Spannungsanforderung am Ausgangsnetz soll nur sicherstellen, dass Vo niedrig genug ist, um als „0“-Logik betrachtet zu werden, wenn Sie „1“ am Eingang des Wechselrichters haben.

Beachten Sie, dass Sie, wenn die Eingangsspannung 0 V anstelle von VDD wäre, ein ähnliches Verfahren für das PMOS-Gerät befolgen müssten. In einem solchen Fall würden Sie versuchen, den Abfall über dem PMOS-Einschaltwiderstand zu minimieren, damit die Ausgangsspannung immer noch hoch genug ist, um als „1“ gelesen zu werden.

CMOS Inverter-basierte Frage von Sedra&Smith, Microelectronic Circuits
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