Konkurrierende PCB-Crystal-Layout-Empfehlungen

Dies hängt mit dieser Frage zusammen: Wie ist mein Quarzoszillator-Layout?

Ich versuche, einen 12-MHz-Quarz für einen Mikrocontroller zu entwerfen. Ich habe mehrere Empfehlungen speziell für Kristalle sowie für Hochfrequenzdesign durchgelesen.

In einigen Dingen scheinen sie sich größtenteils einig zu sein:

1. Spuren so kurz wie möglich halten.
2. Halten Sie differenzielle Leiterbahnpaare so nah wie möglich an der gleichen Länge.
3. Isolieren Sie den Kristall von allem anderen.
4. Verwenden Sie Masseebenen unter dem Kristall.
5. Vermeiden Sie Durchkontaktierungen für Signalleitungen.
6. Vermeiden Sie rechtwinklige Biegungen auf Leiterbahnen

Hier ist das Layout dessen, was ich derzeit für meinen Kristall habe:

Das Rot stellt das obere PCB-Kupfer dar und Blau ist die untere PCB-Schicht (es handelt sich um ein 2-Lagen-Design). Das Raster ist 0,25 mm. Unter dem Kristall befindet sich eine vollständige Masseebene (blaue Schicht), und um den Kristall herum befindet sich eine Masse, die über mehrere Durchkontaktierungen mit der unteren Masseebene verbunden ist. Die Spur, die mit dem Pin neben den Taktpins verbunden ist, dient dem externen Reset des uC. Es sollte auf ~ 5 V gehalten werden, und ein Reset wird ausgelöst, wenn es gegen Masse kurzgeschlossen ist.

Ein paar Fragen hätte ich noch:

1. Ich habe einige empfohlene Layouts gesehen, die die Lastkondensatoren näher am IC platzieren, und andere, die sie auf der anderen Seite platzieren. Welche Unterschiede kann ich zwischen den beiden erwarten, und welche ist empfehlenswert (falls vorhanden)?
2. Sollte ich die Grundplatte direkt unter den Signalspuren entfernen? Es scheint, als wäre dies der beste Weg, um die parasitäre Kapazität auf den Signalleitungen zu reduzieren.
3. Würden Sie dickere oder dünnere Spuren empfehlen? Derzeit habe ich 10mil Spuren.
4. Wann sollte ich die beiden Taktsignale zusammenbringen? Ich habe Empfehlungen gesehen, bei denen die beiden Linien im Wesentlichen aufeinander gerichtet sind, bevor sie zum uC gehen, und andere, bei denen sie getrennt gehalten und langsam zusammengeführt werden, wie ich es derzeit getan habe.

Ist das eine gute Anordnung? Wie könnte es verbessert werden?

Quellen, die ich bisher durchgelesen habe (hoffentlich deckt dies die meisten ab, mir fehlen möglicherweise einige):

1. Empfehlungen von TI für Hochgeschwindigkeits-Layoutrichtlinien
2. Überlegungen zum AVR-Hardwaredesign von Atmel
3. Atmels Best Practices für das PCB-Layout von Oszillatoren

bearbeiten:

Vielen Dank für Ihre Vorschläge. Folgende Änderungen habe ich an meinem Layout vorgenommen:

1. Die untere Schicht unter dem uC wird als 5-V-Leistungsebene verwendet und die obere Schicht ist eine lokale Erdungsebene. Die Erdungsebene hat eine einzelne Durchkontaktierung zur globalen Erdungsebene (untere Schicht), wo die 5 V mit der Quelle verbunden sind, und zwischen den beiden befindet sich ein 4,7-uF-Keramikkondensator. Das Routing von Boden und Strom wurde viel einfacher!
2. Ich habe die oberen Erdungselemente direkt unter dem Kristall entfernt, um ein Kurzschließen des Kristallgehäuses zu verhindern.
3. @RussellMcMahon, ich bin mir nicht sicher, was genau Sie mit Minimieren des Schleifenbereichs meinen. Ich habe ein überarbeitetes Layout hochgeladen, in dem ich die Kristallleitungen zusammenbringe, bevor ich sie an die uC sende. Meinten Sie das?
4. Ich bin mir nicht ganz sicher, wie ich meine Schutzringschleife um den Kristall vervollständigen kann (im Moment ist es eine Art Hakenform). Soll ich zwei Durchkontaktierungen ausführen, um die Enden zu verbinden (isoliert von der globalen Masse), den Teilring entfernen oder ihn einfach so lassen, wie er ist?
5. Soll ich den globalen Boden unter dem Kristall/der Kappe entfernen?