Berechnung des Pulldown-Widerstands für das Gate eines bestimmten MOSFET

Hier ist ein quantitativer Weg, um die Grenzen des akzeptablen Gate-Abschlusswiderstands zu bestimmen$R_g$für Leistungs-MOSFETs .

Das wird faul faul faul ($L^3$) Ansatz. Damit:

• Sehr einfaches FET-Modell, eben$C_{\text{gd}}$,$C_{\text{gs}}$, und$R_g$inbegriffen.
• FET-Kondensatoren gelten nur als linear.
• Das FET-Gate wurde zur Source durchgezogen$R_g$.
• $V_{\text{ds}}$Es wird keine kompliziertere Zwangsspannung als eine lineare Rampe verwendet.

Die Absicht eines ($L^3$)-Ansatz ist es, mit minimalem Aufwand maximale Einsicht/Nützlichkeit zu erzielen, indem ein Modell verwendet wird, das so einfach wie möglich, aber dennoch aussagekräftig ist.

Das Modell ist ein einfacher kapazitiver Teiler mit resistivem Pulldown.$V_{\text{gs}}$wurde im Frequenzbereich gelöst und dann für den Zeitbereich invers nach Laplace transformiert.

Mit diesem Modell werden drei Betriebsbedingungen analysiert:

1. Währenddessen erscheint eine Spannung am Drain zur Source$R_g$=$\infty$. Dies ist eine Bedingung, die in einer realen Schaltung niemals auftreten sollte, aber es ist aufschlussreich, darüber nachzudenken.
2. Das Gate ist mit der Source durch abgeschlossen$R_g$mit einem endlichen Wert, während jede Änderung an$V_{\text{ds}}$langsam und selten. Jeder verwendete FET verbringt einige Zeit in diesem Zustand. Zum Beispiel durchlaufen alle FETs während des Startvorgangs einen Zeitraum, in dem sie ausgeschaltet sein sollten, und jede Änderung von$V_{\text{ds}}$geschieht über Millisekunden. Während dieser Art von Betrieb ist der FET im Wesentlichen ein passives Gerät.
3. Häufiges kurzes Schalten der Anstiegs- und Abfallzeit mit$R_g$einen endlichen Wert haben. Die meisten FETs verbringen längere Zeit in diesem Zustand.

1. Das unterminierte Tor:$R_g$=$\infty$

Nach dem Einstellen$R_g$=$\infty$:

$V_{\text{gs}}$=$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

Also in diesem Fall$V_{\text{gs}}$ist nur eine skalierte Version von$V_{\text{ds}}$, und der Skalierungsfaktor ist der kapazitive Teiler von$C_{\text{gd}}$und$C_{\text{gs}}$. Für den IRF510:

$V_{\text{ds-max}}$= 100 V
$C_{\text{gd}}$=$C_{\text{rss}}$= 20 pF
$C_{\text{gs}}$=$C_{\text{ciss}}$-$C_{\text{gd}}$= 135 pF - 20 pF = 115 pF
$V_{\text{gth-min}}$= 2V

Bei einer Drain-Source-Spannung von mehr als 14 V gilt:$V_{\text{gs}}$größer als die 2-V-Schwelle und das Teil beginnt zu leiten. Es spielt keine Rolle, wie die Spannung am Drain erscheint, nur dass sie da ist. Ziemlich offensichtlich, warum niemand jemals ein FET-Gate unterminiert lässt.

2. FET aus während des Systemstarts:$R_g$= Ein endlicher Wert

Zulassen$R_g$ein variabler endlicher Wert sein:

$V_{\text{gs}}$=$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$ist die Steigung oder lineare Rampe, die die Spannung (in Volt/Sekunde) über den Drain zur Source zwingt. Wenn$V_{\text{ds}}$steigt von 0 auf 25 V in 2 Millisekunden,$R_g$muss weniger als 11 MOhm betragen$V_{\text{gs}}$unter der 2-V-Schwelle bleiben und ausgeschaltet bleiben.

Solche langsamen Änderungsraten (im Bereich von 1 bis 10 Millisekunden) z$V_{\text{ds}}$sind, warum Olin Lathrop richtig sagen kann$R_g$Werte von 1kOhm, 10kOhm oder 100kOhm sollten funktionieren. Ja, für einen passiven Pulldown, um einen FET während des Systemstarts oder einer anderen selten geschalteten Anwendung mit niedrigem dV/dt ausgeschaltet zu halten, reicht fast jeder Kilo-Ohm-Widerstand aus.

Warum überhaupt Zeit damit verschwenden, sich das anzusehen? Wenn das alles ist, können wir uns alle einfach umdrehen, weiterschlafen und glücklich sein. Aber es steckt noch viel mehr dahinter, also schauen wir uns als nächstes ein wenig davon an.

3.$R_g$Anforderungen mit hohem dV/dt bei Drain to Source – Das dV/dt-Problem

Nahezu alle FETs werden häufig zwischen 10 kHz und 500 kHz mit kurzer Anstiegs- und Abfallzeit geschaltet$V_{\text{ds}}$Übergänge. Die meisten FETs werden in 20 bis 100 Nanosekunden ausgeschaltet, und hier wird der Gate-Abschluss wichtig. Schauen wir uns den IRF510 mit an$V_{\text{ds}}$linearer Anstieg von 0 auf 25 V in 50 Nanosekunden. Unter Verwendung der Gleichung in Bedingung 2 oben:

$V_{\text{gs}}$=$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

Stecken Sie also einen Wert von 270 Ohm für$R_g$gibt$V_{\text{gs}}$~ 2V. Das wäre der höchste Wert von$R_g$das könnte verwendet werden, ohne dass der FET möglicherweise wieder eingeschaltet wird.

$R_g$größer als dieser Maximalwert erlaubt, dass der FET abhängig von der Energieerzwingung ein wenig oder viel eingeschaltet wird$V_{\text{ds}}$. Der FET könnte sich gerade genug einschalten, um Strom zu lecken und Leistung zu verbrauchen, zeigt jedoch keine wirkliche Wirkung auf$V_{\text{ds}}$, oder könnte genug einschalten, um zu verursachen$V_{\text{ds}}$zu fallen, was unter den richtigen Bedingungen zu Schwingungen führen kann.

Je höher der Spitzenwert oder die Übergangsrate von$V_{\text{ds}}$desto kleiner muss der Widerstand des Gatekreises sein.

Ermitteln des Mindestwerts für$R_g$

Warum nicht einfach machen$R_g$Null oder so klein wie möglich?

Bisher wird in dieser Analyse der Gate-Schaltkreis vom Widerstand dominiert, aber es gibt auch eine Induktivität im Gate-Schaltkreis. Wenn der Gate-Widerstand minimiert wird, wird die Gate-Induktivität in der Schaltungsdynamik dominant und mit$C_{\text{gs}}$bildet einen LC-Schwingkreis. LCR-Schaltungen mit Q > 1 werden zunehmend ringförmig, was ein Problem für die FET-Gate-Steuerung darstellt, wenn Ladung durchgeleitet wird$C_{\text{gd}}$von$V_{\text{ds}}$oder auch von der Schaltwellenform des Gate-Treibers. Beispielsweise schwingt eine LCR-Schaltung mit einem Q von 2 etwa mit dem 1,5-fachen ihrer Treiberspannung. Für eine Gate-Ansteuerung mit einer 14-V-Quelle würde ein Q von 2 ausreichen, um das Gate der meisten FETs zu beschädigen.

Für einen Serien-LC-Schwingkreis:

Q =$\frac {Z_o} {R}$und$Z_o$=$\sqrt {\frac {L} {C}}$

Schauen wir uns einen speziellen Fall mit dem IRF510 an. Inklusive Routing- und Gehäuseinduktivität könnte die Gate-Schaltung leicht eine Induktivität von 11 oder 12 nH haben. Denken Sie daran, dass der IRF510 über a verfügt$C_{\text{gs}}$von 115pF, also$Z_o$wären etwa 10 Ohm. Passend$R_g$zu$Z_o$würde ein Q von 1 ergeben, was das maximale Q für ein Nicht-Überschwingen der Antriebswellenform wäre. Minimum$R_g$sollte größer sein als$Z_o$.

Einige Dinge, die Sie beachten sollten

• $R_g$ist der gesamte Serienwiderstand zwischen Gate und Source des FET. Dazu gehören der Ausgangswiderstand des Treibers, der Widerstand in der Verbindung vom Treiber zum FET-Gate, der Widerstand in der FET-Struktur (physikalisches Gate und Gehäuse).
• Brauchbare Werte für$R_g$in einen Bereich fallen, nicht zu hoch und nicht zu niedrig.$R_g$>$R_{g-\max }$oder$R_g$<$R_{g-\min }$kann den FET zum Schwingen bringen.
• Alle FETs zeigen dV/dt-Effekte, insbesondere ältere Technikteile.

Betrachten Sie dies als das Mindestwissen, das über den Gate-Schaltungswiderstand in MOSFETs benötigt wird.

1 kΩ, 10 kΩ oder 100 kΩ sollten funktionieren.

Denken Sie darüber nach, was der Zweck eines Pulldowns ist und wann es darauf ankommt. Im Normalbetrieb wird das Gate im Allgemeinen in beide Richtungen aktiv angesteuert. Ein Pulldown-Widerstand macht dann nichts Sinnvolles, und ein Best kommt nicht in die Quere.

Normalerweise besteht der Zweck eines Pulldowns darin, den FET während des Starts ausgeschaltet zu halten, während die aktive Gate-Treiberschaltung hochohmig ist. Dies könnte beispielsweise passieren, wenn das Gate direkt von einem Mikrocontroller-Pin angesteuert wird. Es kann 10 ms dauern, bis die Uhr des Mikros zu laufen beginnt und die Anweisungen ausgeführt werden, die den Pin in einen bekannten Ausgangszustand versetzen. Das könnte schlecht sein, wenn der FET jeweils nur wenige µs eingeschaltet sein soll, um beispielsweise zu verhindern, dass eine Induktivität in die Sättigung geht. In solchen Fällen könnte das Aufwachen des FET nicht nur einen übermäßigen Strom verursachen, sondern dieser übermäßige Strom könnte tatsächlich verhindern, dass die Versorgung vollständig hochgefahren wird, wodurch die Schaltung im Wesentlichen auf unbestimmte Zeit im Crowbar-Modus verriegelt wird.

Was sind also die Kriterien für die Entscheidung über den Wert des Pulldowns? An einem Ende muss der Widerstand niedrig genug sein, damit das Gate rechtzeitig entladen und trotz kapazitiver Kopplung durch Einschalttransienten im niedrigen Zustand gehalten werden kann. Das Gate eines FET hat einen sehr hohen Widerstand und sieht meistens kapazitiv aus. Selbst ein großer Widerstand kann schließlich die Gate-Kapazität entladen. Der limitierende Faktor ist, wie schnell das Gerät aus- und wieder eingeschaltet werden kann. Normalerweise ist dies jedoch nicht das Problem. Das Gate trotz Starttransienten niedrig zu halten, ist viel schwieriger zu beurteilen, da es fast unmöglich ist zu wissen, woher diese Transienten kommen und wie stark sie auf den Gate-Knoten koppeln werden. Deshalb sehen Sie eine solche Bandbreite. Niemand weiß wirklich, was benötigt wird, also experimentieren sie und reduzieren, oder eher Wählen Sie eine schöne Nummer. Die Vorstellung verschiedener Menschen von nett ist unterschiedlich.

Auf der anderen Seite möchten Sie nicht, dass der Pulldown einen signifikanten Strom zieht, der sonst dazu führen würde, das Gate schnell oder überhaupt hoch zu treiben. Wenn Sie einen FET-Treiber verwenden, der beim Schalten 1 A liefern kann, sind die zusätzlichen 10 mA aus dem 1-kΩ-Pulldown ziemlich irrelevant. Wenn das Gate hingegen direkt von einem Mikro-Pin angesteuert wird, könnten die zusätzlichen 5 mA eines 1-kΩ-Pulldowns eine erhebliche Unannehmlichkeit darstellen. In diesem Fall wären 10 kΩ besser. Es ist selten notwendig, höher zu gehen, aber in einigen Schaltungen mit geringer Leistung, in denen der FET für längere Zeit eingeschaltet ist, möchten Sie möglicherweise 100 kΩ.

Wie gesagt, 1 kΩ, 10 kΩ oder 100 kΩ sollten funktionieren.