Gibt es kostenlose oder Open-Source-Synthesetools, die Verilog RTL in eine generische Gate-Netzliste konvertieren können? (zusammengesetzt aus generischem NAND, NOR, XOR, D-Flops/Registern usw. Optimierung nicht erforderlich.). Wenn nicht für die vollständige Sprache, wie wäre es mit einer "nützlichen" Teilmenge von RTL (über eine bloße Netzliste auf Verilog-Gate-Ebene hinaus)?
Yosys macht genau das, was Sie wollen und unterstützt einen großen Teil von Verilog-2005. Werfen Sie einen Blick auf die */rtl/-Verzeichnisse unter https://github.com/cliffordwolf/yosys-bigsim/ für Beispiele, die mit Yosys synthetisiert werden können.
Offenlegung: Ich bin der Autor von Yosys.
Icarus Verilog, OSS-Tool, sehr praktisch, hat sogar einen Simulator. http://iverilog.icarus.com/
Es ist ein Simulations- und Synthesetool von Verilog. Es fungiert als Compiler und kompiliert in Verilog (IEEE-1364) geschriebenen Quellcode in ein bestimmtes Zielformat. Für die Batch-Simulation kann der Compiler eine Zwischenform namens vvp-Assembly generieren. Zur Synthese erzeugt der Compiler Netzlisten im gewünschten Format. Der eigentliche Compiler soll Entwurfsbeschreibungen parsen und ausarbeiten, die nach dem IEEE-Standard IEEE Std 1364-2005 geschrieben sind.
Icarus Verilog ist noch in Arbeit, und da der Sprachstandard auch nicht stillsteht, wird er es wahrscheinlich immer bleiben. So soll es sein. Ich werde jedoch von Zeit zu Zeit stabile Versionen erstellen und mich bemühen, keine Funktionen zurückzuziehen, die in diesen stabilen Versionen erscheinen.
Das Hauptportierungsziel ist Linux, obwohl es auf vielen ähnlichen Betriebssystemen gut funktioniert. Verschiedene Leute haben vorkompilierte Binärdateien stabiler Versionen für eine Vielzahl von Zielen beigesteuert. Diese Veröffentlichungen werden von Freiwilligen portiert, also hängt es davon ab, wer sich die Zeit nimmt, die Paketierung vorzunehmen, welche Binärdateien verfügbar sind. Icarus Verilog wurde als Befehlszeilentool auf That Other Operating System portiert, und es gibt Installationsprogramme für Benutzer ohne Compiler. Sie können es auch vollständig mit kostenlosen Tools kompilieren, obwohl es vorkompilierte Binärdateien stabiler Versionen gibt.
Ich denke, Ihr Bedarf wird am besten von HDL Analyzer und Netlist Architect (HANA) erfüllt: https://sourceforge.net/projects/sim-sim/files / Es unterstützt fast alle Verilog 1995-2001-Konstrukte. Es erzeugt eine Ausgabe in Form von generischen Gattern im Verilog-Format. Sie können auch eine Technologiebibliothek angeben, der zugeordnet werden soll. Es hat ein eigenes Bibliotheksformat.
Kortuk
Janus Troelsen