JFET-Burnout im Wien-Brücken-Oszillator

Ich habe eine einfache Wien-Brücken-Oszillatorschaltung (mit JFET-Verstärkungssteuerung), die unten abgebildet ist. Diese Schaltung funktioniert wie erwartet bei niedrigeren Spannungen (+/-9 V), aber ich habe einige Probleme mit höheren Spannungsversorgungen (+/-16 V). Ich glaube, der JFET (2N3819) brennt früh im Betrieb durch eine Art vorübergehende Spannungsspitze aus.

Ich habe eine Versorgungsspannung von 32 Volt DC, die dann mit einer Operationsverstärkerschaltung mit virtueller Masse geteilt wird, um die +/- 16 V zu erzeugen. Aus dem Schaltplan ging ich hervor, dass der 25-V-JFET in Ordnung sein sollte, da das größtmögliche Potenzial vorhanden ist es wären nur 16 V. Gibt es einen Effekt, der dazu führen könnte, dass dieser Transistor diese Spannung überschreitet, oder übersehe ich hier etwas? Vielleicht lässt der Spannungsteiler diese Art von Transienten zu?

Leider habe ich nicht die Ausrüstung, um den Zeitverlauf der Schaltung zu testen und aufzuzeichnen, um das Problem zu überprüfen. Ich habe die Schaltung erfolgreich in LTSpice simuliert, wo das am Gate des JFET entwickelte maximale Potential innerhalb von nur -3 V liegt.

Wenn das Problem tatsächlich beim JFET bei höheren Spannungen liegt, welcher JFET könnte bei höheren Spannungen eine ähnliche Leistung erbringen? Mit ähnlich meine ich ein Widerstandsprofil, das eine Verstärkungsregelung im Wien-Brücken-Oszillator ermöglicht.

Schema

Wie sieht es mit Einschalt- und Ausschalttransienten aus? Was passiert, bevor sich die Wein-Amplitude aufgebaut hat? Platzieren Sie einen 10-kOhm-Widerstand in Reihe mit dem Gate, um diesen Diodenübergang zu schützen.
Ich vermute, dass es sich um einen Einschaltvorgang handelt, aber ich habe keine Möglichkeit, dies zu bestätigen. Numerisch baut sich die Amplitude auf und oszilliert, bis der JFET die Verstärkung auf 3 stabilisiert, wobei die Spannung nie mehr als ein paar Volt übersteigt. Der 10k-Widerstand scheint eine gute Option zu sein - ich werde es versuchen und meine Ergebnisse melden. Danke für deinen Vorschlag.

Antworten (1)

Aus dem Schaltplan dachte ich, dass der 25-V-JFET in Ordnung sein sollte, da das größtmögliche Potenzial darüber nur 16 V betragen würde.

Nicht wirklich, es könnte viel größer sein.

Im Folgenden werden der Einfachheit halber alle Spannungen auf Vgnd bezogen.

Wenn Sie die Schaltung einschalten, wird C1 entladen, dann ist der JFET vollständig eingeschaltet. Die Verstärkung wird größer 3, daher können Schwingungen beginnen.

Die Oszillatorspannung kann sich jedoch möglicherweise nicht ohne Überschwinger stabilisieren. Wenn der Oszillator zufällig eine Amplitude von +/- 14 V erreicht (wir müssen die Vsat des Operationsverstärkers nehmen). Dann lädt sich C1 schnell auf -13,6 V auf, wodurch der JFET schnell geöffnet wird.

In der nächsten Halbperiode wird C1 natürlich diese -13,6 V halten und der JFET wird immer noch offen sein. Der Ausgang des 2134 kommt ungedämpft am JFET an, da der JFET vollständig AUS ist. Da der JFET noch offen ist, sieht er eine Gate-Drain-Spannung von -27,6 V, was größer ist als die absoluten Maximalwerte.

Schließlich erzeugt U4 die virtuelle Erde nicht sofort. Dies könnte den Gate-Source-Übergang direkt polarisieren.

Mögliche Lösung?

Da die kritische Verstärkung 3 beträgt, müssen Sie den OA nicht mit einer DC-Verstärkung von 1 belassen, um die Schwingungsamplitude größer als Ihr Sollwert zu dämpfen. Mit anderen Worten, es besteht keine Notwendigkeit für einen unendlichen Widerstand des JFET. Wenn Sie einen 10-kOhm-Widerstand parallel zum JFET schalten, wird die maximale Verstärkung nicht beeinflusst. Die minimale Verstärkung beträgt 1,7, was nicht ausreicht, um Oszillationen zu starten (dh sie ist niedrig genug, um übermäßige Oszillationsamplituden zu reduzieren). Mit einem solchen Widerstand wäre unter den oben beschriebenen Bedingungen die negativste Gate-Drain-Spannung -13,6 - 5,7 V = 19,3 V, was im Limit liegt. Ich weiß jedoch nicht, ob dies einen großen Einfluss auf die Stabilität der Oszillationsamplitude haben wird.

Vielen Dank für die tolle Erklärung! Nur zur Verdeutlichung, sollte ich einen 10k-Widerstand über Source und Drain des JFET platzieren? Sollte ich dies zusätzlich zu einem Widerstand am Gate tun, um den Diodenübergang zu schützen, wie von @analogsystemsrf erwähnt? Woher hast du die 5,7 V in der endgültigen Berechnung?
das erwähnte 10k-Widerstands-Analogsystemrf wird nicht schaden. Die 5,7 V sind die +Vsat des Operationsverstärkers, geteilt durch den Widerstandsteiler aus R2, R3 und dem 10-kOhm-Widerstand zwischen Drain und Source, vorausgesetzt, der FET ist ausgeschaltet. Mit anderen Worten, 14 * 10k /(10k+10k+4,7k) = 5,66V.
JFET-Burnout im Wien-Brücken-Oszillator
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