Einige Hintergrundinformationen: Ich habe ein kleines Hobbyprojekt am Laufen, das im Grunde eine 64-polige ARM-MCU (den STM32F405RGT6) über eine I2S-Schnittstelle mit einem Stereo-Codec (einem TI PCM3010) verbindet. Ich leite den Haupttakt für den I2S-Bus von der MCU ab (die stm32f4-Serie hat anscheinend eine PLL für diesen Zweck), die mit 12,288 MHz läuft (256-fache Abtastfrequenz, die in diesem Fall 48 kHz beträgt). Der Bittakt und die jeweiligen Dateneingangs-/Datenausgangsleitungen laufen mit ungefähr 3 MHz. Ich schaue mir gerade an, das Design auf einer 2-Layer-Platine zu routen, da es nicht wirklich eine große Menge an E / A hat. Bisher konnte ich den Codec buchstäblich direkt neben der MCU lokalisieren, sodass die Leiterbahnlängen zu den jeweiligen Pins 3 bis 13 mm lang sind (und als Pluspunkt sind die analogen/digitalen Hälften schön segmentiert). Die Grundebene ist ununterbrochen,
Nun zur eigentlichen Frage; Ist es überhaupt erforderlich, Übertragungsleitungen unter einer bestimmten Länge zu terminieren? Ich habe in einiger Literatur gesehen, dass dies der Fall ist (da Sie nichts beenden müssen), aber warum ist das genau so? Ich weiß, dass es wirklich von der Flankenrate (und der Impedanz von Quelle / Ziel / Spur) abhängt, aber würde ich dadurch trotzdem irgendwelche Vorteile erzielen? Aufgrund des Layouts des Codec-Chips wäre es möglich, die Leitungen in Reihe zu terminieren, aber wirklich nur, indem man sie weiter weg bewegt und mehr Durchkontaktierungen und unterbrochene Masseebenen in die Gleichung einführt. Mir ist klar, dass dies eine Art Low-Speed-/Edge-Rate-Design ist, und ich könnte damit durchkommen, das Board mit geschlossenen Augen zu routen, aber ich möchte tatsächlich einmal etwas richtig entwerfen!
Erstens, wie Sie bereits erwähnt haben, ist der kritische Parameter normalerweise die Anstiegs- und Abfallzeiten Ihrer Kanten. Sie können den effektiven "Frequenzknie" Ihres Signals abschätzen
Wo ist die schnellere Ihrer Anstiegs- und Abfallzeiten. Der Parameter ist eine Art Fudge-Faktor; es hängt davon ab, ob Sie die Anstiegszeit als 10-90-%- oder 20-80-%-Wert gemessen haben, und einige Autoren geben Zahlen zwischen 0,5 und 0,8 an, aber um sicherzugehen, könnten Sie einfach 1,0 verwenden.
Wie Jippie in seiner Antwort erläutert, müssen Sie sich im Allgemeinen keine Gedanken über Übertragungsleitungseffekte machen, wenn die dieser Frequenz zugeordnete Wellenlänge mehr als das Zehnfache der Leiterbahnlänge beträgt.
Und tatsächlich sollen die meisten CMOS- und TTL-Treiber genau so arbeiten – mit Ausnahme bestimmter spezifischer Typen haben sie nicht wirklich die Stromtreiberfähigkeit, um einen Abschlusswiderstand von 50 oder 75 Ohm zu treiben.
Eine weitere Komplikation besteht darin, dass die meisten CMOS- und TTL-Geräte keine Spezifikation für die Anstiegs- und Abfallzeit haben. Sie müssen es aus der Antriebsstromfähigkeit und der Lastkapazität abschätzen:
Wobei I der Kurzschluss-Ausgangsstrom für Ihren Treiber ist und C aus Ihrer Gleisgeometrie und der Eingangskapazität der Last geschätzt wird.
Wenn Sie ECL-Teile verwenden, beachten Sie, dass selbst wenn Sie die Übertragungsleitung nicht abschließen, sie immer noch einen Pull-Down-Widerstand benötigen, um den Ausgangstransistor richtig vorzuspannen.
Als Faustregel gilt, dass die Übertragungsleitungstheorie ins Spiel kommt, wenn die Länge der Übertragungsleitung 10 % oder länger als die Wellenlänge des Signals ist.
Die Wellenlänge des Signals kann wie folgt berechnet werden:
Wo:
Also zum Beispiel, wenn Sie ein 1-MHz-Signal in einem durchschnittlichen Koaxialkabel haben, die Wellenlänge . Nochmals als Faustregel gilt : Wenn Sie ein 1-MHz-Signal verwenden und Ihr Kabel kürzer als 20 m ist, müssen Sie sich nicht allzu viele Gedanken über die Impedanzanpassung machen.
Wenn Sie Ergebnisse erhalten, die der Faustregel nahe kommen, sollten Sie natürlich genauere Formeln herausziehen. @ThePhoton macht in seiner Antwort einige gute Punkte.
Andi aka