PCB-Design für Altera FPGA

Das FPGA-Design ist normalerweise etwas komplexer, da so viele Optionen verfügbar sind, je nachdem, was Sie erreichen möchten. Hier sind einige der wichtigsten Dinge, auf die Sie achten sollten:

1) Bestimmen Sie die Bankzuordnung in Bezug auf Spannungen und alles andere, was für Ihr Board benötigt werden könnte. Altera Quartus II ist gut, um Ihnen ein Pin-Layout zu geben (siehe Pin-Planer-Tool), damit Sie wissen, welche Fähigkeiten jeder Pin hat, und so die Spannung und Verwendung jedes Pins bestimmen können.

2) Sie können die Altera-Tools verwenden, um sich ein Bild von der aktuellen Auslosung zu machen. Beachten Sie, dass FPGAs berüchtigte Stromfresser sind (insbesondere zu Spitzenzeiten beim Hochfahren und wenn viele I/Os angesteuert werden) und Sie in diesem Sinne ziemlich konservativ sein müssen.

3) Finden Sie ein Referenzdesign für das 3C25-Teil. Altera verfügt über mehrere Referenzplatinen und Schaltpläne. Untersuchen Sie sie auf ihre Empfehlung von Leistungsregelungsteilen, um die richtige Leistung sicherzustellen. Gleiches gilt für Uhren.

4) Finden oder erstellen Sie den Eagle-Fußabdruck. Altera hat meiner Meinung nach einige Richtlinien, obwohl es besser ist, etwas bereits Fertiges zu erhalten. Da das Teil, das Sie benötigen, QFP ist, ist es nicht so schlimm wie BGA. Achten Sie darauf, nach Footprints zu suchen, die für andere Teile gelten könnten, aber gleichwertig sind (Pin, Pitch, andere Spezifikationen sollten gleich sein).

5) Erstellen oder finden Sie Footprints für andere Teile und stellen Sie den Schaltplan fertig.

6) Das PCB-Layout ist normalerweise entscheidend für hohe Geschwindigkeiten, und BGAs können schwierig aufzufächern sein (zumal Eagle hier keine große Hilfe ist). QFP nicht so sehr. Lesen Sie die Hinweise zur Altera-App (und sehen Sie sich die Leiterplatten des Referenzdesigns an), um die Kondensatoren für eine ordnungsgemäße Entkopplung so nah wie möglich zu platzieren. Dies ist kritisch.

Verstehen Sie zunächst die allgemeinen Pinbelegungsanforderungen des Chips aufgrund von festen Pin-Funktionen, I/Os mit begrenzten physischen Alternativen und gebankten Ressourcen.

Verstehen Sie die Beschränkungen der Gesamtzahl und der physischen Standortoptionen bestimmter Ressourcen wie Stromversorgungs-Pins, Masse-Pins, Uhren, Transceiver, Konfigurations-Pins usw.

Verstehen Sie Ihr Design auf der Implementierungsebene und wie seine I/Os und Takte entsprechend dem I/O-Protokoll, der I/O-Spannung, dem Routing zu nahe gelegenen LUTs, der gemeinsamen Nutzung von Takten usw. optimal zugeordnet werden können. Al. Idealerweise fixieren Sie einige willkürlich wählbare I/Os für bestimmte Design-Signalverwendungen, bis Sie die Synthese, Implementierung und Simulation/Testen Ihres Designs abgeschlossen haben. Die Beschränkung bestimmter interner Signale auf bestimmte externe I/Os begrenzt nur die Effizienz der Implementierung und des Routings Ihres Designs, also lassen Sie die Synthese- und Implementierungswerkzeuge mit relativ wenigen Einschränkungen fortfahren, die durch willkürliche I/O-Zuweisungen diktiert werden.

Sobald Sie eine vorgeschlagene Pinbelegung haben, prüfen Sie, wie gut sie unter Berücksichtigung des Timings und anderer Analysen, PCB-Layout / Routing-Bedenken usw. funktionieren könnte. Al. Pin-Tausch/Neuanordnung nach Bedarf, um die Pinbelegung zu optimieren, indem PCB-Belange und FPGA-Routing-/Timing-/Ressourcen-Belange angemessen ausbalanciert werden.

Verknüpfen Sie dann Ihr Design mit den ausgewählten I/Os und entwerfen Sie den Schaltplan und das Layout entsprechend.

http://www.altera.com/education/univ/materials/unv-overview.html

http://www.altera.com/education/univ/software/quartus2/unv-quartus2.html

http://www.altera.com/support/design-support-resources/spt-index-guide.html

http://www.altera.com/products/software/flows/fpga/flo-fpga.html#fpga

http://www.altera.com/products/software/quartus-ii/subscription-edition/design-entry-synthesis/qts-des-ent-syn.html

http://www.altera.com/literature/lit-dpcg.jsp