Pull-Ups zwischen Logikgattern

Ich versuche zu verstehen, warum sie auf diesem Schaltungsbit Pull-Up-Widerstände zwischen Logik-ICs der Familien 74LS und CD4000 verwendet haben. Konkret spreche ich von Widerstandsarrays RM1 und R1. Alle ICs dieser Schaltung werden mit 5V versorgt. Soweit ich weiß, werden Pull-ups benötigt, wenn Sie Open-Collector-/Gate-Ausgänge/-Eingänge haben und nicht für TTL- und CMOS-Geräte, irre ich mich?

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Allgemeiner Hinweis: Dies kann eine Anti-Glitch-Maßnahme sein, die die Eingänge während des Einschaltens des Geräts oder eines Spannungsabfalls oder ähnlichen Situationen in einen definierten Zustand bringt, wenn der Ausgang nicht mehr ordnungsgemäß mit Strom versorgt wird.
@MarcusMüller - Dito: Wo ICs gesockelt oder unbestückt sein können. (Und selbst wenn das Endprodukt die IC-gelöteten Entwicklungsplatinen hat, kann es sein, dass es gesockelt ist.)

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Dies ist ein Fall einer Schnittstelle zwischen Logikfamilien ( von LS-TTL zu CMOS). Obwohl beide von einer +5-V-Versorgung gespeist werden, unterscheiden sich die Logikpegel:

  • Der logisch niedrige Ausgang für den 74LS93 ist mit dem logisch niedrigen Eingang für CMOS 4002 kompatibel. Hier kein Problem.
  • Der logisch hohe Ausgang des 74LS93 ist marginal im Vergleich zum logisch hohen Eingang für CMOS 4002.

Dies ist eine Frage der Störfestigkeit: Pull-up-Widerstände sorgen dafür, dass ein logisches Hoch näher an Vcc von +5 V liegt als an einer v B e niedriger als +5V.

Schlimmsten Fall v Ö H für 74LS93 sind 2,7 V
Zugegeben, das ist mit Vcc bei mindestens 4,75 V und mit maximalem Strom (0,4 mA) belastet. Bei geringer Belastung mit hochohmigem CMOS fließt weitaus weniger statischer Strom.

Mindestens akzeptabel v ICH H von 4002 beträgt 3,5 V.
Der 74LS93 benötigt eindeutig zusätzliche Hilfe, um auf 3,5 V hochzuziehen. 10k-Pullup-Widerstände erledigen die Arbeit. Trotzdem kann die Kapazität bei höheren Geschwindigkeiten die ansteigende Flanke verlangsamen.

Wie stark wirkt sich der 10k-Pullup auf die Marge für logisch niedrig aus?
LS-TTL behauptet logisch tief : Es kann 8 mA sinken, während es im schlimmsten Fall unter 0,5 V bleibt ... eine 10k-Last erfordert nur 0,5 mA. Auf der CMOS-Eingangsseite ist ein logisches Low jede Spannung unter 1,4 V. Beachten Sie, dass CMOS-Logikschwellenwerte stark von Vcc (+5 V) abhängig sind, während LS-TTL-Schwellenwerte nahezu unabhängig von Vcc sind.
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