Spitze in der Ausgangswellenform des Wechselrichters aufgrund von Cgd-Kopplung

Beim Analysieren der Wellenformen habe ich bei Eingangsübergängen für Gatter wie Inverter, NAND usw. Spitzen im Ausgang bemerkt, und daher wurde ich gebeten, den Miller-Effekt nachzuschlagen, um das Phänomen zu erklären. Nachdem ich das Thema durchgelesen hatte (wie Cgd über Eingang und Ausgang erscheint), stellte ich fest, dass dies auf die kapazitive Kopplung des Eingangs mit dem Ausgang durch die Gate-Drain-Kapazität zurückzuführen ist. Ich kann weder die Theorie dahinter ganz nachvollziehen noch nachvollziehen, wie der Spike nach wenigen Augenblicken wieder auf die Versorgungsspannung abklingt. Kann mir jemand diesen Effekt genau erklären. PS. So sieht die Wellenform fast aus, außer dass die Spitzen erscheinen, wenn der Ausgang auf Eins wechselt und wenn er auf 0 wechselt (im Gegensatz zur Wellenform):Geben Sie hier die Bildbeschreibung ein

Wie wäre es mit einem Schaltplan?
Diese Arten von Spitzen weisen oft eher auf unzureichende oder zu weit entfernte Bypass-Kondensatoren der Versorgung als auf ein Cgd-Problem hin.
Sie meinen ein Überschwingen der Vorderkante in beiden Polaritäten mit einem Brückentreiber oder einem CMOS-Ausgang? Lastimpedanz-Fehlanpassung mit Induktivität

Antworten (2)

Um die Spannung an einem Kondensator zu ändern, braucht man Strom:

ich C = C D v C D T

Der Kondensator C G D verbindet Eingang mit Ausgang. Wenn also der Eingang sofort von 0 V auf VDD wechseln würde, wäre die Spannung vorbei C G D müsste von VDD wechseln ( v Ö u T = v D D , v ich N = 0 v ) zu -VDD ( v Ö u T = 0 v , v ich N = v D D ) sofort. Dies könnte nur passieren, wenn unendlich viel Strom durch den Kondensator fließt!

Als der Eingang plötzlich von 0 V auf VDD stieg, schaltete der NMOS-Transistor ein und der PMOS-Transistor aus. Wie Sie vielleicht wissen, befindet sich der NMOS-Transistor in Sättigung und senkt einen ziemlich konstanten Strom auf Masse. Dieser Strom ist alles andere als unendlich! Daher kann der Kondensator seine Spannung nur langsam verringern. Sofort sollte es alle seine Ladungen behalten, da es keine Zeit hatte, sie durch das NMOS zu verlieren. Genau in dem Moment, in dem der Eingang schaltet, muss der Ausgang also mit der gleichen Spannung folgen.

Sofort springt der Ausgang von hoch v D D Zu 2 v D D ... wenn keine weiteren Kapazitäten vorhanden sind .

Wenn Kondensatoren an den Ausgang angeschlossen sind, möchten sie nicht, dass der Ausgang sofort geändert wird, da dies bedeuten würde, dass sie auch einen unendlichen Strom benötigen. So C G D muss mit allen anderen an den Ausgang angeschlossenen Kapazitäten um die Ausgangsspannung "kämpfen" (tatsächlich werden die auf den Kapazitäten gespeicherten Ladungen umverteilt, diese Umverteilung der Ladungen führt zu einem unendlichen Momentanstrom ) .

Die Ausgangsspannung, auf die sie sich einigen, hängt von der Kapazität dieser Kondensatoren ab. Dies führt letztendlich dazu, dass der Ausgang nicht über das Volle springt v D D , aber etwas kleinere Spannung.

Sie werden sehen, dass, wenn Sie die Kapazität am Ausgang erhöhen, das Peaking immer kleiner wird. Leider wird auch die Flankensteilheit am Ausgang immer kleiner...

Die folgende Abbildung fasst alles in einem Bild zusammen. C L ist die Gesamtlastkapazität, die die Summe aller Kapazitäten ist, die an eine konstante Spannung angeschlossen sind.

Stufen des gepulsten Wechselrichters (idealer Eingang)

Das ist bei weitem die einfachste und beste Erklärung, die ich für dieses Phänomen habe. Danke schön.

Untersuchen Sie dieses Schema eines CMOS-Wechselrichters:

schematisch

Simulieren Sie diese Schaltung – Mit CircuitLab erstellter Schaltplan

Die Werte von C1 und C2, die Sie im Schaltplan verwendet haben, geben mir eine große Verzögerung, also habe ich sie in Femtos heruntergesetzt. Selbst dann verstehe ich nicht, wie der Eingang für einen so kurzen Zeitraum mit dem Ausgang gekoppelt ist. Für die positive Spitze wird ein Teil des Eingangs zur Ausgangswellenform hinzugefügt, aber wie kommt es, dass der Ausgang während des anderen Übergangs unter Null fällt?
Angenommen, die FETs haben eine Treiberstärke von 100 uA. Lassen Sie uns die Ladungsinjektion C_gate_drain_overlap berechnen. Angenommen, eine Cgd-Überlappung von 0,1 pF mit einer Flanke von 10 Pikosekunden für 2 Volt. Was ist der Strom? Q = C V, I = C * dV/dT, und wenn I größer als 100 uA ist, hat der Eingang den Ausgang übersteuert. Lassen Sie uns nun den Strom berechnen, der durch die 0,1 pF fließt. I = C dV/dT = 1e-13F * 200 Milliarden Volt/Sekunde = 1e-13 * 2e+10 = 2mA. Der Verschiebungsstrom durch den Cmiller ist 20-mal stärker als die Ausgangs-FETs des Inverters.
Vielen Dank, das macht jetzt sehr viel Sinn. Was Sie damit sagen wollen, ist, dass der 10-ps-Übergang der Eingangswellenform einen vergleichsweise höheren Drainstrom zum Laden der Lastkapazität verursacht, was zu der Spitze führt, und wenn sich der Eingang nach 10 ps auf vdd stabilisiert hat, ist der aufgrund von Cgd resultierende Strom unbedeutend und so verschwindet die Spitze. Cgd spielt also nur während des Übergangs eine Rolle und kann sonst überall ignoriert werden?