Warum wird die Eingangsspannung von Transistoren in der CMOS-Schaltung bei der Berechnung des Ersatzwiderstands auf Vdd gesetzt?

Question

Warum wird die Eingangsspannung von Transistoren in der CMOS-Schaltung bei der Berechnung des Ersatzwiderstands auf Vdd gesetzt?

edward_d

Beim Ableiten der äquivalenten Widerstandsformel des NMOS-Wechselrichters sieht der bei der Ableitung verwendete Graph wie folgt aus:

R_{e Q} = \frac{1}{- v_{D D} / 2} \int_{v_{D D}}^{v_{D D} / 2} \frac{v}{{ICH}_{D S A T} (1 + λ v_{D D})} D X \approx \frac{3}{4} v_{D D} {ICH}_{D S A T} (1 - \frac{7}{9} λ v_{D D})

$R_{eq} = \frac{1}{-V_{dd}/2} \int_{V_{dd}}^{V_{dd}/2} \frac{V}{I_{Dsat}(1+\lambda V_{dd})} dx \approx \frac{3}{4}{V_{dd}}{I_{dsat}}(1-\frac{7}{9}\lambda V_{dd})$ Bei der Berechnung der äquivalenten Widerstände von NMOS- und PMOS-Transistoren in einem CMOS-Inverter wurde ich angewiesen, diese Formel zu verwenden und den gesättigten Strom, der eine Rolle spielt, zu nehmen

{ICH}_{D S A T} = \frac{B}{2} (v_{G S} - v_{T})^{2} = \frac{B}{2} (v_{D D} - v_{T})^{2}

$I_{Dsat}=\frac{B}{2}(V_{gs}-V_t)^2 = \frac{B}{2}(V_{dd}-V_t)^2$ wobei B eine Eigenschaft des Transistors ist.

Warum wird Vdd als Gate-Source-Spannung beider Transistoren für den Sättigungsstrom genommen, wenn keiner an diesem Punkt im Diagramm V (Ausgang) = V (V (Eingang)) des CMOS-Inverters gesättigt ist, und warum wird es in verwendet? Ableitung überhaupt? Wie hängt es mit dem Widerstand zusammen, den wir wollen?

Bearbeiten: Der Widerstand, den ich verlange, ist der dynamische Widerstand des Transistors, der bei der Berechnung der Zeitverzögerung der steigenden und fallenden Flanke des Diagramms verwendet wird. Die Gleichungen der Zeitverzögerung werden wie folgt angegeben:

T P_{H L} = 0,69 R_{e Q N} C_{l}

$tp_{HL}=0.69R_{eqn}C_l$ wobei Cl die Kapazität des Wechselrichters und tpHL die Zeit ist, in der die Ausgangsspannung von logisch 1 auf logisch 0 (höchste und niedrigste Spannung) übergeht. Dieses "Entladen" des Transistors erfolgt durch den NMOS-Transistor, daher ist Reqn sein dynamischer Widerstand. Ähnlich verhält es sich mit Reqp (tpLH). Die obigen Formeln sind mit diesem Reqn und Reqp verbunden, aber ich verstehe nicht, wie es berechnet wird und warum Vdd für beide Transistoren verwendet wird, wenn der gesättigte Strom berechnet wird, wenn sie sich bei dieser Spannung nicht in einem Sättigungszustand befinden, sondern NMOS ist linear und PMOS ist ausgeschaltet.

Bimpelrekkie

Fügen Sie den Schaltplan bei, auf den dies zutrifft. Ja, ich kenne die Schaltung eines Wechselrichters, aber ich weiß nicht, wie Sie ihn verwenden. Ich weiß nicht, was Sie mit dem "äquivalenten Widerstand" meinen. Vielleicht meinen Sie die kleine Signalimpedanz zwischen VDD und Masse, wenn ein Wechselrichter Eingang und Ausgang kurzgeschlossen hat. Ich mochte auch nie, dass ich angewiesen wurde, diese Formel zu verwenden , die mich glauben lässt, dass der Lehrer keine Ahnung hat / nicht erklären kann, wie eine Schaltung funktioniert. Formeln sind sinnlos, wenn Sie nicht verstehen, was passiert. Wenn Sie verstehen, was passiert, werden die Formeln offensichtlich.

edward_d

@Bimpelrekkie Ich habe versucht zu erweitern, was mich stört, und die Bearbeitung mit einigen weiteren Informationen hinzugefügt.

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Warum wird die Eingangsspannung von Transistoren in der CMOS-Schaltung bei der Berechnung des Ersatzwiderstands auf Vdd gesetzt?

Fügen Sie den Schaltplan bei, auf den dies zutrifft. Ja, ich kenne die Schaltung eines Wechselrichters, aber ich weiß nicht, wie Sie ihn verwenden. Ich weiß nicht, was Sie mit dem "äquivalenten Widerstand" meinen. Vielleicht meinen Sie die kleine Signalimpedanz zwischen VDD und Masse, wenn ein Wechselrichter Eingang und Ausgang kurzgeschlossen hat. Ich mochte auch nie, dass ich angewiesen wurde, diese Formel zu verwenden , die mich glauben lässt, dass der Lehrer keine Ahnung hat / nicht erklären kann, wie eine Schaltung funktioniert. Formeln sind sinnlos, wenn Sie nicht verstehen, was passiert. Wenn Sie verstehen, was passiert, werden die Formeln offensichtlich.
@Bimpelrekkie Ich habe versucht zu erweitern, was mich stört, und die Bearbeitung mit einigen weiteren Informationen hinzugefügt.

Elliot Alderson · Answer 1

Wir gehen davon aus, dass der Eingang eines CMOS-Gatters von einem anderen CMOS-Gatter angesteuert wird und dass der Ausgang eines CMOS-Gatters entweder eingeschaltet ist $V_{DD}$ für eine logische 1 oder an Masse für eine logische 0. Wir nehmen auch (normalerweise) an, dass die Sources aller NMOS-Transistoren mit Masse verbunden sind und dass die Sources aller PMOS-Transistoren mit verbunden sind $V_{DD}$ .

Eine weitere vereinfachende Annahme ist, dass die Eingänge des Logikgatters, das Sie analysieren möchten, stabil sind und beides $V_{DD}$ oder Boden. Wenn der Eingang auf ist $V_{DD}$ dann werden die PMOS-Transistoren abgeschaltet und uns interessiert nur, was die NMOS-Transistoren machen. Da die NMOS-Quelle auf Masse liegt, verwenden wir

v_{G S N} = v_{G} - v_{S} = v_{D D} - 0 = v_{D D}

$V_{GSN} = V_G - V_S = V_{DD} - 0 = V_{DD}$ Wenn Sie davon ausgehen, dass der Eingang des Logikgatters auf Masse liegt, wird der NMOS gesperrt und

V_{G S P} = - V_{D D}

$V_{GSP} = -V_{DD}$ .

Das sind natürlich viele vereinfachende Annahmen. Das dynamische Verhalten ist viel komplexer und effektiver $R_{DS}$ ändert sich, wenn sich die Ausgangsspannung des Logikgatters (und damit die des Transistors) ändert $V_{DS}$ ) Änderungen. Wenn Sie wirklich gute Antworten wünschen, simulieren Sie in SPICE mit genauen Eingangs-Anstiegs-/Abfallzeiten und parasitären Kapazitäten. Für Berechnungen auf der Rückseite des Umschlags könnten Sie approximieren $R_{DS}$ mit etwa doppelt so effektiv $R_{DS}$ Wenn $V_{DS} = V_{DD}$ aber das wäre wirklich grob. Der $R_{MID}$ in Ihrem ersten Diagramm ist eine andere Annäherung mit $I_{DS}$ Wenn $V_{DS} = V_{DD}/2$ .

Das untere Diagramm, das Sie bereitstellen, veranschaulicht das Gleichstromverhalten und ist für das transiente Schaltverhalten nicht sehr relevant.

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edward_d

Bimpelrekkie

edward_d

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Elliot Alderson

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