Nein, das Layout ist nicht grundlegend falsch, es stellt sich heraus, dass der Ethernet-Transformator bei der Einfügungsdämpfung um 0,2 dB außerhalb der Spezifikation lag, wenn er mit dem von uns verwendeten PHY-IC gepaart wurde.
Ist mit dem PCB-Routing des Gigabit-Ethernet etwas merklich falsch?
Gigabit-Ethernet hat viele Designeinschränkungen, da es aufgrund des Layouts von Komponenten auf der Leiterplatte manchmal unmöglich ist, alle Designregeln zu befolgen. Dieses Design ist erforderlich, um Gigabit-Geschwindigkeiten zu erreichen und eine POE-Versorgung zu speisen.
Außerdem muss es FCC-EMV/EMI- und ESD-Tests bestehen .
Ich habe fast alle verfügbaren Anwendungshinweise gelesen (TI, Intel usw.). Ich habe sie nach bestem Wissen und Gewissen befolgt, so gut ich konnte. Spuren werden als Diff-Paare geroutet und mit dem bestmöglichen Abstand, um Übersprechen zu verhindern. Mindestverwendung von Vias/Stubs von 2 pro Segment. Sie sind so symmetrisch wie möglich, und die Postmagnete jedes Paares sind innerhalb von 1,25 mm angepasst, die Vormagneten sind innerhalb von 2 mm angepasst. Leiterbahnen werden auf der unteren Ebene verlegt, um zu vermeiden, dass mehrere Stromebenen als Referenz gekreuzt werden.
Dieses Design stellt jedoch einige Herausforderungen dar, die ich zu unerfahren beurteilen kann. Das heißt, wann entscheiden Sie sich, gegen Designregeln zu verstoßen, und inwieweit können Sie damit durchkommen?
Speziell
Gibt es offensichtliche Mängel dieses Layouts, die ich vermisse?
Dinge, die mir in den Sinn kommen:
Hinweis: 1GE hat eine Baudrate von 125 MBaud, dh auch wenn man die ersten beiden Sidelobes betrachtet, sollte man sich bei Frequenzen über 375 MHz wirklich keine Sorgen machen. Mit FR4 (mit spezifischem Epsilon) und viel Faulheit, die sich Formeln nähert, ist die Wellenlänge dieser Frequenz ungefähr , also ist ein Leiterbahnlängenunterschied von 2 mm nur ein Phasenfehler von 2,7 ° ... Ich denke, Sie werden es schaffen, auch mit etwas unelegantem Routing.
Ich befürworte Single-Layer-Routing für alle Hochgeschwindigkeitssignale.
Die GigE-Spuren sind auf der Magnetseite auf Masse bezogen, auf der PHY-Seite jedoch auf die Leistungsschicht. Um die Verwendung von Stitching-Kondensatoren zu vermeiden, könnten Sie die Leistung an den Magneten (die eindeutig mit einigen Entkopplern verbunden sind) auf Schicht 4 verschieben und das GigE einfach alle auf Schicht 1 leiten. Ohne Durchkontaktierungen gibt es keine Diskontinuität , aber die Referenzschicht müsste von den Magneten bis zum PHY durchgehend solide sein, was möglicherweise ein wenig Arbeit erfordert.
Allerdings gibt es noch einen weiteren Vorteil des Single-Layer-Routings: Die Impedanz von zwei verschiedenen Layern in einer impedanzgesteuerten Platine wird niemals zu 100 % übereinstimmen . Das bedeutet, dass es auch bei gestickten Kappen zu Reflexionen (nicht riesig, aber vorhanden) beim Schichtwechsel kommt. Auf einer typischen Leiterplatte unterscheidet sich die Impedanz von 2 verschiedenen Schichten um etwa 10 %, wobei ein Reflexionskoeffizient von knapp über 9 % einen perfekten Rückweg annimmt.
Sie könnten alternativ den Bereich auf Schicht 2 erden, wo sich die Durchkontaktierungen und Ethernet-Spuren auf Schicht 1 befinden, aber Sie würden immer noch Durchkontaktierungen benötigen , damit die Referenzschicht von Schicht 3 zu Schicht 2 wechselt.
Ich habe Ihr Bild genommen, um zu zeigen, wohin sie gehen würden:
Das ändert nichts an der Tatsache, dass Sie einige Diskontinuitäten haben werden, aber es wird es auf ein Minimum beschränken. Die Stitching-Vias stellen einen kurzen Weg zwischen den Referenzschichten bereit; Wenn sie nicht vorhanden sind, muss der Rückweg den nächsten Punkt finden, an dem sich der Rückstrom trifft - je weiter entfernt (bis zu einer bestimmten Grenze), desto größer die Diskontinuität.
Im Allgemeinen versuche ich, nichts unter die Magnete zu legen, aber da Ihre Spuren anscheinend von der Bodenschicht abgeschirmt sind, sehe ich darin kein großes Problem.
Kieran Duggan
Kieran Duggan
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Benutzer110971