Wie kann ich in VHDL „egal“-Signale angeben?

In Logikdesign-Kursen haben wir alle gelernt, dass es möglich ist, eine Logikfunktion zu minimieren, zum Beispiel durch Verwendung einer Karnaugh-Abbildung oder des Quine-McCluskey-Algorithmus . Wir haben auch gelernt, dass "Don't Care" -Werte das Minimierungspotential erhöhen.

Nehmen Sie zum Beispiel eine Registerdatei. Die Signale write_addressund write_dataspielen keine Rolle, wenn das write_enableSignal ist '0'. Daher sollte ihnen ein "Don't Care"-Wert zugewiesen werden, um mehr Optimierungen in der Logik zu ermöglichen, die diese Signale antreibt (dh nicht in der Registerdatei selbst).

Was ist der richtige Weg, um solche "Don't Care"-Werte in VHDL anzugeben, um dem Synthesetool mehr Raum für mögliche Optimierungen zu geben?

Bisher habe ich folgende Dinge gefunden, die geeignet sein könnten. Aber ich bin mir nicht sicher, was die Vor- und Nachteile der einzelnen Ansätze sind:

• Einfach das Signal nicht zuordnen. Das scheint so zu funktionieren. Ich habe jedoch festgestellt, dass es nicht funktioniert, wenn Sie eine "Do Nothing-Konstante" eines recordTyps definieren möchten, da Datensatzkonstanten vollständig angegeben werden müssen (zumindest sagt mir Modelsim).
• Das std_logic_1164Paket definiert den Wert '-' -- Don't carefür std_ulogic. Dies sieht so aus, als wäre es die semantisch korrekte Wahl für ein explizites "egal", aber ich habe es noch nie irgendwo verwendet gesehen (außer in den nicht verwandten VHDL-2008- case?Konstrukten).
• Modelsim verwendet den Wert 'X', um undefinierte Signale anzuzeigen. Ich bin mir jedoch nicht sicher, ob Synthesewerkzeuge eine explizite 'X'-Zuweisung als "egal" verstehen.

Hier ist ein stark vereinfachtes Code-Snippet zur Verdeutlichung, in dem ich die don't care-Signale mit initialisiert habe '-'.

Wie Sie sehen können, kann das Signal control.reg_write_address3 verschiedene Werte haben: "----", instruction(11 downto 8);und instruction(3 downto 0);. Jetzt würde ich erwarten, dass dies zu einem Multiplexer mit 2 Eingängen synthetisiert wird, wenn '-'dies als "egal" interpretiert wird. Hätte ich das Signal mit (others => '0')statt mit initialisiert '-', müsste das Tool stattdessen einen 3-Eingangs-Multiplexer generieren.

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

package mytypes is
    type control_signals_t is record
        write_enable  : std_logic;
        write_address : std_ulogic_vector(3 downto 0);
        read_address  : std_ulogic_vector(3 downto 0);
    end record;

    -- All members of this constant must be fully specified.
    -- So it's not possible to simply not assign a value.
    constant CONTROL_NOP : control_signals_t := (
        write_enable  => '0',
        write_address => (others => '-'),
        read_address  => (others => '-')
    );
end package;

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library cfx;
use cfx.mytypes.all;

entity control_unit is
    port(
        instruction : in  std_ulogic_vector(15 downto 0);
        write_data  : out std_ulogic_vector(15 downto 0);
        ctrl        : out control_signals_t
    );
end entity;

architecture rtl of control_unit is
begin
    decode_instruction : process(instruction) is
    begin
        -- Set sensible default values that do nothing.
        -- Especially all "write_enable" signals should be '0'.
        -- Everything else is mostly irrelevant (don't care).
        ctrl       <= CONTROL_NOP;
        write_data <= (others => '-');

        if instruction(15 downto 12) = "1100" then
            -- Load 8 bit of data into the register file
            ctrl.write_enable  <= '1';
            write_data         <= std_ulogic_vector(resize(signed(instruction(7 downto 0)), 16));
            ctrl.write_address <= instruction(11 downto 8);
        elsif instruction(15 downto 8) = "11111001" then
            -- Load 4 bit of data into the register file
            write_data         <= std_ulogic_vector(resize(signed(instruction(7 downto 4)), 16));
            ctrl.write_address <= instruction(3 downto 0);
        elsif instruction(15 downto 8) = "10110101" then
            -- Read from the register file. Don't use the write signals at all.
            ctrl.read_address <= instruction(3 downto 0);
        end if;
    end process;
end architecture;