Warum ist der Zustand S = 1, R = 1 im RS-Flip-Flop verboten?

Ich bin auf das RS-Flip-Flop gestoßen und habe versucht, es auf einem Simulator zu implementieren und tatsächliche Logikgatter zu verwenden. Aber ich bin mir immer noch nicht sicher, ob ich den instabilen oder den verbotenen Fall S=1, R=1 im Flipflop richtig verstanden habe. Kann mir jemand sagen was das genau ist?

Übrigens habe ich NAND-Gatter mit 2 Eingängen verwendet, um das Flip-Flop zu implementieren. Was ist der Unterschied zwischen dem NAND-Gatter-Flipflop und dem NOR-Gatter-Flipflop?

Antworten (3)

Nehmen Sie ideale Logikgatter (keine Ausbreitungsverzögerung) wie folgt an (Bild aus Wikipedia ):

Geben Sie hier die Bildbeschreibung ein

Wir wissen, dass der Ausgang des NOR-Gatters genau dann 1 ist, wenn beide Eingänge 0 sind; und 0 sonst.

Wenn S = 1, Q = 1 und daher Q ¯ = 0 ; wenn R = 1, Q = 0 und Q ¯ = 1 .

Aber wenn Sie sowohl R als auch S auf 1 setzen, haben wir Q = 0 und Q ¯ = 0 zur selben Zeit. Dies widerspricht der Relation Q = Q ¯ . In der realen Welt erreicht eines der Tore zuerst den 1-Zustand und das Ergebnis ist unvorhersehbar.

Für das NAND-basierte RS-Flip-Flop kann dasselbe gezeigt werden, wenn R = S = 0 ist, indem die logischen Gleichungen entsprechend geschrieben werden.

Warum sollte ein Tor in der realen Welt den 1-Zustand erreichen? Wäre es immer noch verboten, wenn uns die Beziehung Q = !Q egal ist?
Elektrisch dürfen sowohl Q als auch Qbar gleichzeitig Null sein. Es verstößt gegen den logischen Zweck, beide Ausgänge zu haben und ungleich zu sein, aber es ist kein wirklicher Widerspruch, was die NOR-Gatter betrifft.
Bitte kann jemand helfen, dies zu erklären, das Flip-Flop wird oft mit den NAND- oder Nor-Gattern erklärt, wobei auch angegeben wird, dass die Ausgänge invers zueinander sein müssen, dann schaue ich mir das Und- oder Oder-Flip-Flop an, wobei dies nicht der Fall ist. Bedeutet das also, dass für Flip-Flops nur NAND / Nor-Gate verwendet werden sollten? 2) Wenn irgendein Gatter verwendet werden kann, warum wird immer die Umkehrung betont

Assertion Sbedeutet 'den Ausgang auf 1 setzen'. Assertion Rbedeutet 'den Ausgang auf 0 setzen'. Dem Flop zu sagen, dass er gleichzeitig auf 0 und 1 fahren soll, macht keinen Sinn, weshalb es verboten ist.

Durch die gleiche Begründung wird das Flip-Flop durch Deassertion Rund gleichzeitig angewiesen S, gleichzeitig auf 1 und 0 zu fahren, was für ein NOR-basiertes Flip-Flop seltsamerweise sinnvoll ist.

Wenn beide Eingänge hoch sind, treten zwei Probleme auf:

  • Die Q- und /Q-Ausgänge sind beide niedrig, aber die nachgeschaltete Logik kann erwarten, dass /Q immer das Gegenteil von Q ist. Abhängig von der nachgeschalteten Logik kann die Tatsache, dass Q und /Q beide niedrig werden, einen darstellen oder nicht eigentliches Problem, aber es ist etwas, das im Auge behalten werden muss.

  • Wenn der erste Eingang auf Low geht und der andere Eingang nicht auf High bleibt, bis die Auswirkungen der ersten Änderung durch die Schaltung gesickert sind, ist das Verhalten der Schaltung nicht genau definiert, bis mindestens einer der Eingänge geht wieder hoch.

Der einfachste Weg, das zweite oben beschriebene Problem zu vermeiden, besteht darin, niemals beide Eingänge gleichzeitig oder für überlappende Intervalle hoch gehen zu lassen.

Warum ist der Zustand S = 1, R = 1 im RS-Flip-Flop verboten?
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