100-Ohm-Differenzimpedanz-Mikrostreifen-PCB verfolgt Geometrien in zweischichtiger Platine

EINFÜHRUNG: Ich beabsichtige, ein Ethernet-verbundenes System als Hobby zu entwerfen (dh viel Zeit, aber ich möchte nicht viel ausgeben). Meine Designbeschränkungen wären das Festhalten an einer zweischichtigen 100 mm x 100 mm großen Leiterplatte mit 0,3 mm Mindestlöchern und 0,15 mm Mindestspur/Abstand/Ringring und einem 1,53 mm dicken Dielektrikum mit einer relativen Dielektrizitätskonstante von 4,29. Ich vermeide einen 4-Lagen-PCB-Stapel.

MEIN ANSATZ: Ein Mikrocontroller mit integriertem MAC mit einem KSZ8091RNA PHY und einer RB1-125BAG1A RJ45-Buchse mit integrierten Magneten, entworfen mit Altium Designer.

ERSTES VORGESCHLAGENES UNVOLLSTÄNDIGES LAYOUT:

ERSTE BERECHNUNGEN:

MEINE FRAGEN: Sollte es mir wichtig sein, die 100-Ohm-Differenzimpedanz zwischen den Übertragungsleitungen, die den PHY mit der RJ45-Buchse und den Magneten verbinden, angesichts der Länge dieser Spuren anzupassen? Wäre es besser, die Leiterbahnen bei Beibehaltung der Breite von 0,956 mm zu kreuzen oder zuerst die Leiterbahnbreite zu verringern und die Kreuzung danach vorzunehmen? Was wäre der optimale Abstand zwischen den beiden Paaren? Würden Sie andere zusätzliche Layoutüberlegungen vorschlagen? (abgesehen von einem 4-Lagen-Stackup).

EDIT 1: Dies ist mein Schema:

BEARBEITEN 2: Ich versuche, einen differenziellen koplanaren Wellenleiter mit Bodenrechner zu finden, um zu sehen, wie die Spuren in dieser Konfiguration aussehen würden.

EDIT 3: Ich versuche, 100 Mbit/s-Verbindungen zu erreichen. Der Sender kann für 10 oder 100 Mbit/s sowohl im Halb- als auch im Vollduplex konfiguriert werden, und Trise und Tfall scheinen auf 3–5 ns für den 100-Mbit/s-Modus und 25 ns für 10 Mbit/s festgelegt zu sein. Es scheint, dass ich angesichts der Leiterbahnlängen weitgehend auf Überlegungen zur Impedanzanpassung verzichten könnte. Dennoch habe ich ein ZDiff CPW mit bodenfähigem Rechner:

Differentieller koplanarer Oberflächenwellenleiter mit Bodenberechnungen:

*Leiterbahnen mit einer Breite von 0,29 mm, um 100 Ohm ZDiff zu erhalten, während ein Abstand von 0,15 mm verwendet wird.

Unterschiedlicher Oberflächenmikrostreifen mit Bodenberechnungen: (Dieser Rechner ergab ein anderes Ergebnis , weiß nicht warum)

*Leiterbahnen mit einer Breite von 0,46 mm, um 100 Ohm ZDiff zu erhalten, während ein Abstand von 0,15 mm verwendet wird.

Ich werde den Beitrag aktualisieren, sobald die Ablaufverfolgungen mit der CPW-Konfiguration angelegt wurden. Kann bitte jemand überprüfen, ob die Berechnungen in Ordnung sind? Ich wünschte, ich wüsste, wie man diese Probleme mit Stift und Papier löst!

BEARBEITEN 4:

ZWEITES VORGESCHLAGENES UNVOLLSTÄNDIGES LAYOUT:

Signalspuren sind 0,29 mm breit und 23 mm +/- 0,5 mm lang. ZDiff scheint 100 Ohm zu sein. Sieht dieses Design so aus, als wäre es 100 Mbit/s fähig? Würden Sie Änderungen vorschlagen?