Entkopplungskondensatoren auf der unteren Schicht?

Zumindest für diesen Kondensator scheinen Sie ihn auf der obersten Schicht platzieren zu können. Wenn Sie es dort an den gleichen Koordinaten platzieren würden, würden Sie den Abstand zwischen Kappe und IC-Pins um mindestens 80% verkürzen (Sie müssen auch die Dicke der Leiterplatte berechnen). Ich würde es auf jeden Fall versuchen. Sie können es sogar ein bisschen näher rücken. Hören Sie nicht auf Russell :-), wenn er sagt, dass es keinen Unterschied macht, ob Sie das Via sowieso brauchen; es ist der Abstand zwischen Kappe und dem$V_{DD}/V_{SS}$Stifte, die zählen.
Je nach Leistungsbedarf des CPLD können die 10 nF auch etwas klein sein, obwohl dies für FPGAs ein größeres Problem darstellen könnte als für CPLDs. Hängt sowohl von der Anzahl der Tore als auch von der Taktfrequenz ab. Wenn ich jedoch eine 10nF-Kappe verwende, setze ich eine 1$\mu$F-Kappe parallel, wobei die 10 nF den Stiften am nächsten sind.
Das Daisy-Chaining Ihrer Lasten auf einer einzigen Stromleitung ist keine gute Idee. Machen Sie stattdessen den Ausgang des Netzteils zu einem Sternpunkt und verbinden Sie Ihre verschiedenen Geräte auf verschiedenen Leiterbahnen mit jeweils eigener Entkopplung.

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Ihr dritter Screenshot ist definitiv der beste, was die Entkopplung betrifft. (Ich würde sogar die Spuren gerade nach unten gehen lassen.) Ich sehe kein Problem mit der Grundebene oder mit damit verbundenen Durchkontaktierungen. Platzieren Sie das Via einfach nicht zwischen der Kappe und den CPLD-Pins. Abstand Kappen-CPLD sollte sehr kurz sein, möglichst noch kürzer! :-)

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Ich habe zuerst nicht auf das Paket geachtet, aber Ihr vierter Screenshot macht es deutlich: Die Pakete Ihrer Kappen sind riesig . Ich sehe, Mark hat sich das auch notiert, und ich stimme ihm zu: Wechsle zu einer kleineren Größe. 0402 ist heutzutage ziemlich Standard, und Ihre PCB-Montagewerkstatt kann auch 0201s herstellen. ( AVX hat 10nF X7R im 0201-Gehäuse.) Ein kleineres Gehäuse ermöglicht es Ihnen, den Kondensator näher am IC zu platzieren und dennoch Platz für benachbarte Leiterbahnen zu lassen.

Weiterführende Literatur Auswahl von
MLC-Kondensatoren für Bypass-/Entkopplungsanwendungen . AVX-Dokument
Using Decoupling Capacitors . Cypress-Dokument

Ich stimme zu, dass es im Allgemeinen keine große Sache ist, wenn Bypass-Kappen auf der anderen Seite der Platine von dem Chip angebracht werden, den sie umgehen. Bei BGA-Gehäusen ist dies die einzige Möglichkeit, einige Strom/Masse-Paare zu umgehen. Der Punkt ist, die Bypass-Kappe-Schleife zu minimieren. Wenn der beste Weg, dies zu erreichen, darin besteht, die Bypass-Kappe unter den Chip zu legen, ist das in Ordnung.

In Ihrem Fall macht es jedoch keinen Sinn. Sie haben nichts auf der obersten Schicht, wo sich die Kappe befinden würde, also verbinden Sie sie direkt mit den Stiften und fügen Sie eine Durchkontaktierung zur Grundschicht hinzu.

Es gibt einen weiteren Grund, warum ich Ihr Layout nicht mag, unabhängig von der Umgehung. Sie führen die Verbindung zwischen dem Erdungsstift des Chips und der Erdungsseite der Bypass-Kappe über die Haupterdungsebene. Jetzt haben Sie eine mittengespeiste Patchantenne anstelle einer Masseebene. Versuchen Sie, die hochfrequenten Schleifenströme von der Erdungsebene fernzuhalten. Stellen Sie sicher, dass die Schleife zwischen Chip und Bypass-Kappe so kurz wie möglich ist, und verbinden Sie dann den Erdungsteil dieser Schleife an einer Stelle mit dem Haupterdungsnetz. Dasselbe gilt für den Leistungsteil der Schleife. Dadurch werden die Hochfrequenzströme eingedämmt und gleichzeitig gute Masse- und Stromverbindungen bereitgestellt. Dies spielt keine Rolle bei der Umgehung, aber es spielt eine Rolle in Bezug auf die HF-Emissionen.

Das Ziel besteht (wie Sie wissen) darin, eine möglichst niedrige Impedanz zwischen Strom und Masse bereitzustellen, daher ist es wichtig, die Leiterbahnen (vom Stift zum Kondensator) so kurz wie möglich zu halten. Mit einer 4- oder mehrlagigen Platine ist es viel einfacher, eine gute Hochfrequenzleistung zu erzielen, aber mit Vorsicht kann dies auf einer 2-lagigen Platine erfolgen.

Ich habe einige 2-Layer-FPGA-Testplatinen hergestellt und verwende die von Steven erwähnte Methode mit Kappe und Leiterbahnen auf derselben Ebene - normalerweise würde ich 100 nF und 10 nF direkt nebeneinander auf jedem Satz von Stromanschlüssen verwenden (die 10 nF am nächsten zu den Pins) mit ein paar 1uF und 10uF weiter außen.

Wenn Sie im obigen Design Durchkontaktierungen verwenden, treffen die Leiterbahnen idealerweise als erstes auf den Kondensator, nicht auf die Durchkontaktierungen (dh wie oben erwähnt, sondern mit Durchkontaktierungen). Also in Ihrem obigen Design, wenn Sie die Kondensatorpads zwischen Pins und haben Vias, und direkt neben den Vias (dh keine Spur, wie Via ist Verlängerung des Pads), dann erstellen Sie eine möglichst kleine Schleife. Wenn Sie die Kappe auf der Unterseite haben (sehr üblich, sie "unter" dem IC mit Durchkontaktierungen zur Erdungs- / Stromversorgungsebene zu haben), halten Sie einfach einen sehr kurzen Weg zur Durchkontaktierung vom Stift, dann die Kappe direkt neben der Durchkontaktierung auf der anderen Seite.

Es ist wichtig, die Impedanz über eine große Bandbreite niedrig zu halten. Kondensatoren mit unterschiedlichen Werten haben unterschiedliche SRF (Eigenresonanzfrequenzen). Je größer die Kappe, desto niedriger die SRF. Das Platzieren von z. B. 2 x 1 uF, 4 x 100 nF, 8 x 10 nF auf Ihren CPLD/FPGA-Schienen wird dazu beitragen, dies bereitzustellen. Wenn Sie sich die App-Notizen des Anbieters oder einen Schaltplan des Entwicklungsboards ansehen, sollten Sie ein Entkopplungssystem sehen, das dem oben beschriebenen ziemlich ähnlich ist.

Hier ist ein Beispiel für die Kondensatorimpedanz über der Frequenz (aus einem TI-Dokument ):

Die Kappe oben oder unten macht keinen wirklichen Unterschied, wenn Sie ein Via in beide Richtungen verwenden müssen.

In diesem Fall ist die Kappe auf der Unterseite gut, da Sie eine direkte Erdverbindung erhalten und die Verwendung eines Vias oder eines Äquivalents unvermeidlich ist.

ABER Sie sagen, Sie verstehen, dass das Ziel darin besteht, die Schleife zwischen Chip und Kappe zu minimieren - und dann machen Sie eine unnötige. Es ist nicht sehr groß, aber es ist viel größer als es sein muss. Sie laufen von der Kappe, unter den IC-Pads zum Via und dann wieder zurück zu den IC-Pads. Sie könnten entweder die Durchkontaktierung an der Außenseite des ICs neben der Kappe anbringen, sodass zwischen Kappe und IC eine Nullschleife entsteht, oder, möglicherweise besser, die Kappe UNTER dem IC platzieren, entweder direkt unter den Durchkontaktierungen, wie hier gezeigt, oder elektrisch Am besten n = die Vias etwas nach unten bewegen und die Kappe direkt an den Vias platzieren, wo die Leiterbahnen zum IC auf die Vias treffen, um eine möglichst geringe Schleife zu erzielen.

Spielt es eine Rolle? - sehr wahrscheinlich nicht. Aber wenn Sie die Kappe gegen die IC-Stifte zu etwa Nullkosten bekommen können, ist es gut, dies zu tun.

Es gibt ein möglicherweise schwerwiegenderes Problem:

Sie fragen nach der VCC / Gnd-Verteilung mit Track / Track oder Track Groundplane.
Von diesen ist die Spur/Masseebene möglicherweise besser, da sie dazu beitragen kann, die Erdungsimpedanz zu minimieren, ABER die "Schlitze", die die Spuren auf der Unterseite durch die "Landschaft" der Erdungsebene schneiden, können viele Probleme verursachen. Wie dort gezeigt, haben Sie eine nette kleine strahlende Antenne in einem Schlitz in der unteren Schicht. Es läuft von IC + über die linke Hand über den Schlitz zur Kappe + ve. Das ist wahrscheinlich eine nützliche Koppelschleife bei einigen hundert MHz.

An anderer Stelle können Sie + ve in einer oberen Spur über einen Erdungsebenenschlitz nehmen und dann eine Verbindung zu einem entfernten Punkt (z. B. einem IC + ve) herstellen und den IC-Erdungsstift mit der Erdungsebene am IC verbinden. Der Strom fließt dann über die obere Spur, über den Steckplatz, in den IC, aus dem Erdungsstift des IC, in die Masseebene, über gp in Richtung Stromversorgung, trifft aber unterwegs auf den Steckplatz. Um den Schlitz zu umgehen, bewegt es sich seitwärts zu einem Pfad mit geeignet niedriger Impedanz um den Schlitz herum, dann zurück unter die obere Schiene und auf seinem Weg. Der Erdstromfluss an den Seiten und um den Schlitz herum macht einen sehr schönen UHF-Sender. Und kann auch als Empfänger fungieren.

Manche Leute müssen diese einarbeiten - Sie können sie kostenlos haben :-(.

Freescale Application Note – Compact Integrated Antennas sagt:

Im schlimmsten Fall sind Sie mit zwei oberen Spuren für Masse und V+ möglicherweise besser dran, wenn Sie den Pfad zu jedem ausbalancieren und die Trennung zwischen den Spuren an allen Punkten minimieren können. Sterneverteilung ist am besten, wenn praktikabel. Wenn Sie mehrere Einspeisungen auf einer Stromversorgungsspur nicht vermeiden können, stellen Sie sicher , dass die Signale, die von Komponenten an einem Ort auf das Spurpaar gelegt werden, andere auf demselben Spurpaar nicht beeinträchtigen. Es ist um jeden Preis unnötig, mehrere schienenbasierte Stromversorgungspfade zu einem einzigen Stromversorgungsstandort zu haben. Im klassischen idealen und selten vollständig realisierbaren System sind alle Stromzuführungen sternförmig angeordnet und vereinigen sich erst am Stromnetz.

Wenn Sie die Kappen auf die Unterseite setzen, muss die Platine zusätzlich durch den Bestückungs- und Reflow-Ofen laufen. Dies erhöht die Kosten für die fertige Platine.

Etwas abseits des Themas, aber da Ihre Frequenzanforderungen (sehr) bescheiden sind, haben Sie die Möglichkeit, die Antriebsstärke oder Anstiegsgeschwindigkeit auf Ihrem CPLD (falls unterstützt) zu verringern. Je steiler der logische Übergang ist, desto mehr Hochfrequenzanteile sind enthalten. Eine langsamere Anstiegsgeschwindigkeit reduziert Schalttransienten und verringert die Anforderungen an Ihr Entkopplungsnetzwerk.