Maximale und minimale Verzögerung von kombinatorischen Logikschaltungen

Ich bereite mich auf meine Prüfung vor und stecke bei dieser Frage aus dem vergangenen Jahr fest:

In der unten gezeigten Schaltung sind die Blöcke A, B, C und S Kombinationslogikschaltungen. FF1 bis FF3 sind D-Flip-Flops mit gleichem Timing, dh TClk_Q = 0,2 ns, Tsetup = 0,5 ns und Thold = 1 ns. Die Taktfrequenz beträgt 100 MHz mit 50 % Einschaltdauer. Der Taktversatz im Taktbaumnetzwerk beträgt 0,2 ns.

Geben Sie hier die Bildbeschreibung ein

(i) Es sei angenommen, dass die Verzögerung des Schaltkreises S im schlimmsten Fall 2 ns beträgt. Was ist die maximale Verzögerung für Schaltung C?

(ii) Angenommen, die schnellste Ankunftszeit der Schaltung S beträgt 0,5 ns. Was ist die minimale Verzögerung für Schaltung C?

Jede Hilfe wird sehr geschätzt. Auch eine Erklärung, wie Sie zu Ihrer Antwort gekommen sind, wird hilfreich sein.

Bedeutet "schnellste Ankunftszeit von Schaltung S" dasselbe wie die minimale Verzögerung durch Schaltung S?
ja ... und können Leute, die die Frage ablehnen, ein Feedback in den Kommentaren hinterlassen? Es ist hilfreich, damit der Poster versteht, was falsch war
Zu welcher Antwort sind Sie bisher gekommen?
Ich bin mir nicht sicher, wie ich damit anfangen soll, da meines Wissens "die Haltezeit die Mindestzeit ist, die das Datensignal nach dem Taktereignis stabil gehalten werden sollte". Aber hier beträgt die Haltezeit 1 ns, während die Uhr 0,2 ns beträgt. Zunächst bin ich mir nicht sicher, wie ich die Daten für 1 ns stabil halten kann, wenn jede Taktflanke nach nur 0,2 ns eintrifft. Vielleicht halten Sie es für 5 Taktzyklen konstant? Wenn ich das mache, weiß ich nicht, wie ich das berücksichtigen soll

Antworten (1)

Lass uns das einen Schritt nach dem anderen machen. Sie scheinen verwirrt über den Begriff "Uhrzeitversatz" zu sein. Der Taktversatz ist die Zeitdauer, um die die Uhren, wie sie von zwei verschiedenen Flip-Flops gesehen werden, unterschiedlich sein können.

Wenn Sie beispielsweise den Takt bei FF2 als Referenz nehmen, kann die ansteigende Flanke des Takts bei FF3 zwischen 0,2 ns vor derselben Flanke bei FF2 und 0,2 ns nach dieser Flanke auftreten.

Das bedeutet, dass aus der „Sicht“ von FF2 die Setup- und Hold-Zeiten von FF3 „verwischt“ bzw. um ±0,2 ns verlängert wurden und man sich diese nun mit 0,7 und 1,2 ns am schlechtesten vorstellen muss. Fall bzw.

BEARBEITEN: Die maximale Verzögerung für C ist also die Taktperiode (10 ns) minus der Menge (FF3-Setup-Zeit (0,5 ns) plus Taktversatz (0,2 ns) plus die maximale Verzögerung für S (2,0 ns) plus das Maximum FF2 Takt-Ausgangsverzögerung (0,2 ns)) oder 10 – (0,5 + 0,2 + 2,0 + 0,2) = 7,1 ns.

In ähnlicher Weise wird die minimale Verzögerung für C durch die Haltezeitanforderung von FF3 bestimmt. Sie addieren die FF3-Haltezeit plus den Clock-Skew und subtrahieren die minimale FF2-Clock-to-Output-Verzögerung und die minimale Verzögerung durch S. Dies ergibt (1,0 + 0,2) – (0,2 + 0,5) = 0,5 ns.

In Ordnung. Also ist das richtig? : Die Taktperiode beträgt 10 ns. Die maximale Verzögerung für C beträgt also: 10 - (0,2 + 2 + 0,5) = 7,3 ns. Unter Berücksichtigung des Taktversatzes beträgt die Verzögerung nun 7,3 + 0,2 = 7,5 ns.
Und für q2: Min Delay = 0,5-1 (Haltezeit) = -0,5. Und mit Taktversatz wird es sein: -0,5 + 0,2 = -0,3 ns
Nein, siehe Bearbeiten oben.
also wird in diesem Fall der Taktversatz abgezogen? Verschafft uns Skew nicht zusätzliche Zeit, indem wir die Ankunft der Uhr bei FF3 verzögern?
In Ordnung! Ich verstehe es jetzt! Ich dachte, dass die Schräglage die ganze Zeit helfen könnte. Aber ich sehe, Sie haben erwähnt, dass es ± 0,2 ns sein könnte, also müssen wir den schlimmsten Fall berücksichtigen.
Würden Sie mir bitte mitteilen, wenn die Schräglage -1,0,1 ist? Gibt es auch ein STA-Problem? Was ist auch, wenn zwischen FF2 und FF3 ein zusätzlicher Inv-Puffer von 1 ns hinzugefügt wird?
Maximale und minimale Verzögerung von kombinatorischen Logikschaltungen
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