Warum verzerrt dieser JFET-Abschwächer das Signal auf diese Weise?

Ich habe versucht, einen einfachen VGA mit einem Operationsverstärker und einem JFET zur Verstärkungsregelung zu bauen. Ich bekomme gute Ergebnisse über einen kleinen Spannungsbereich (wie Faktor 10), aber sobald ich versuche, dies zu verbessern, wird das Signal auf die eine oder andere Weise verzerrt. Ich dachte, die Verwendung mehrerer variabler Verstärkungsstufen wäre ziemlich schlecht, da die Drain-Source-Spannung des FET für eine gute Linearität so niedrig wie möglich bleiben muss. Deshalb dachte ich, es wäre am besten, eine einzelne variable Dämpfungsstufe zu machen und danach zu verstärken. Der Attenuator sieht in SPICE so aus:

SPICE-Schema des Dämpfungsglieds

Leider bekomme ich immer dieses Verzerrungsmuster (sowohl in SPICE als auch auf einem Steckbrett), wenn ich stark dämpfe ( v G S < − 2 v in diesem Beispiel):

Abgeflachte Sinuswellenform

Die negative Hälfte des Ausgangssinus (die positive Hälfte des Eingangssinus, weil er invertiert) wird aus irgendeinem Grund abgeflacht. Ich versuche, vollständig zu verstehen, warum dies geschieht. Ich dachte, es könnte daran liegen

v D S , S A T = v G S − v P

und die positive Hälfte gelangt in den Sättigungsbereich, aber dies scheint nicht der Fall zu sein, weil v G S (blaue Kurve) steigt um mehr als die Amplitude der Sinuswelle an, ohne dass sich die Verzerrung ändert:

Vgs und abgeflachte Wellenform

Ich hoffe, jemand kann erklären, warum dies geschieht.

Was ist U1? Und wie versorgt man es?
U1 ist ein idealer Operationsverstärker in LTSpice. In Wirklichkeit ist es ein MCP602, der von einer 5-V-Einzelversorgung gespeist wird. Aber da die Verzerrung auch beim idealen Modell auftritt, denke ich, dass der Operationsverstärker nicht Teil des Problems ist.
Wie wollen Sie mit einer einzigen Versorgung unter 0 V gehen?
Ich tu nicht. Deshalb ist alles auf 2,5 V vorgespannt
Du hast Recht, ich habe die Schaltung falsch verstanden.

Antworten (2)

Das liegt daran, dass Sie Ihre Gerätespezifikationen nicht überprüft haben. Es ist ein n-Kanal-JFET, der negative Vgs benötigt oder einen p-Kanal mit + Vgs verwendet.

Sie müssen den Jfet mit negativer Rückkopplung am Drain zum Gate linearisieren.

Wählen Sie die Rückkopplungs-R-Verhältnisse mit Bedacht aus, um die Vgs für die gewünschte VGA-Reaktion vorzuspannen. Wenn Sie + Bias möchten, verwenden Sie pch JET

Schließen Sie also 100 k D nach G und die Serie R von Vctrl nach Gate ein, um die Linearität über den Eingangssteuerbereich Idss bei Vgs = 0 und Vth = 4 V zu prüfen

Wenn der invertierende Eingang nicht = +Vcc/2 ist, funktioniert es nicht gut. Wenn Vds nicht ausreichend vorgespannt ist, wird es nicht gut funktionieren.

Die Vcc / 2-Vorspannung verzerrt die Vgs-Vorspannung bei der Rückkopplung für JFET. Beginnen Sie also mit den Grundlagen ohne Operationsverstärker

Geben Sie hier die Bildbeschreibung ein

Da der JFET n-ch ist, habe ich die Vorspannung von 2,5 V gewählt, damit ich am Gate auf Masse gehen kann, was zu einem negativen V_GS von -2,5 V führt. Ich habe mich nur gefragt, warum die Linearität für niedrige V_GS (<-2 V in meinem Beispiel) schlecht ist, während sie für höhere V_GS in Ordnung zu sein scheint.
Wenn das Eingangssignal groß ist und Vds abfällt oder die Polarität ändert, erhalten Sie nichtlineare Rds. Siehe mein 100K:100K 1:1-Feedback? Verstehe, wie das funktioniert, um Rds vs. Vin zu linearisieren. Es hat immer noch einen begrenzten dynamischen Bereich für diese Konfiguration

C5 ermöglicht es dem Drain (Schrägstrichquelle, denken Sie daran, dass es symmetrisch ist), sich aufzuladen, bis es die Leitungsschwelle erreicht. Dann spannt es sich erfolgreich selbst vor, so dass es auf den Spitzen von V1 leitet. Sobald es selbstvorgespannt ist, muss es nicht auf den Tälern von V1 leiten; Es stellt die Selbstvorspannung auf den Spitzen schnell wieder her, sodass es nur während eines Teils des Zyklus leitet. Betrachten Sie die Wellenform am Drain von J2 im Vergleich zum Gate und Sie werden es deutlich sehen.

Um dies zu beheben, fügen Sie einen großen Widerstand von Drain zu Source von J2 hinzu, um beide Seiten auf Ihre Referenzspannung vorgespannt zu halten.

Warum verzerrt dieser JFET-Abschwächer das Signal auf diese Weise?
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