Ich habe an zahlreichen Stellen gelesen, dass das NAND-Gatter in der Industrie dem NOR-Gatter vorgezogen wird. Die online angegebenen Gründe lauten:
NAND hat aufgrund des NAND-PMOS (Größe 2 und parallel) im Vergleich zu NOR-PMOS (Größe 4 in Reihe) eine geringere Verzögerung als Nor.
Nach meinem Verständnis wäre die Verzögerung gleich. So funktioniert es meiner Meinung nach:
Für NAND- und NOR-Gate ergibt sich (gh+p) als (Cout/3 + 2). Auch t ist für beide gleich. Dann sollte die Verzögerung gleich sein, oder?
Wie Sie sagten, lautet die Gleichung für die Verzögerung
Der logische Aufwand kann berechnet werden als . Was gibt
- für 2 Eingänge NAND und für NAND-Gatter mit n Eingängen
- für 2 Eingänge NOR und für n-Eingangs-NOR-Gatter
- siehe Wiki für Tabelle.
für ein Gatter (NAND oder NOR), das dasselbe Gatter ansteuert und sowohl für NAND als auch für NOR. Daher hat NAND im Vergleich zu NOR eine geringere Verzögerung.
EDIT: Ich habe noch zwei weitere Punkte und bin mir beim letzten Punkt nicht 100% sicher.
Wenn man die Größen der Transistoren in der Abbildung hinzufügt, ist klar, dass die Größe von NOR größer ist als die von NAND. Und dieser Größenunterschied nimmt zu, wenn die Anzahl der Eingaben erhöht wird.
Das NOR-Gatter nimmt mehr Siliziumfläche ein als das NAND-Gatter.
Betrachtet man die Abbildung erneut, haben alle Transistoren im NAND-Gatter die gleiche Größe, während dies bei NOR-Gattern nicht der Fall ist. Dies reduziert die Herstellungskosten des NAND-Gatters. Bei Gattern mit mehr Eingängen erfordern NOR-Gatter Transistoren mit zwei verschiedenen Größen, deren Größenunterschied im Vergleich zu NAND-Gattern größer ist.
Grob gesagt erlauben Nmos-Transistoren im Vergleich zu Pmos-Transistoren den doppelten Strom pro Kanalfläche. Sie können sich das so vorstellen, als hätte der Nmos den halben Widerstand eines gleich großen Pmos. So wie die Cmos-Nand-Topologie ist, eignet sie sich für gleich große Transistoren, wie Sie hier sehen können:
Wenn einer der Eingänge niedrig ist, treibt ein einzelner Pmos-Widerstand den Ausgang hoch. Wenn beide Eingänge hoch sind, gibt es 2 Nmos-Widerstände (~ = 1 Pmos-Widerstand). Wenn alle Transistoren die gleiche Mindestgröße eines Technologieknotens haben, ist diese Topologie ideal, denn egal, ob Sie den Ausgang hoch oder niedrig treiben, der Widerstand gegen Masse oder Vdd ist derselbe.
Schließlich ist der Grund, warum Pmos-Transistoren nicht so gut abschneiden wie die von Nmos, die geringere Trägermobilität von Löchern, die die Hauptträger eines PMOS sind. Die Majoritätsträger von Nmos sind Elektronen, die eine deutlich bessere Mobilität aufweisen.
Verwechseln Sie Nand Flash auch nicht mit Nand Cmos. Nand-Flash-Speicher sind ebenfalls beliebter, aber das hat andere Gründe.
Superkatze
trosley
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