Was passiert mit einem MOSFET, wenn ich eine Spannung zwischen Drain und Source anlege und das Gate schwebend lasse?

Kürzlich analysierte ich eine einfache Schaltung mit 2 MOSFET, 1 Nmos und 1 Pmos, wobei der Nmos als Schalter fungierte und sein Drain über einen Widerstand mit dem Gate des Pmos verbunden war. Der PMOS hatte seine Source mit einer positiven Referenzspannung verbunden und seinen Drain mit einer Last verbunden. Zwischen Gate und Drain des Pmos wurde ein Kondensator platziert. Jetzt habe ich versucht, die Schaltungspolarisation zu bekommen, aber für mich sollte das Gate des Pmos schwebend sein, wenn kein Signal an das Gate des Nmos angelegt wird. Aber in Wirklichkeit scheint es, dass Pmos eigentlich ausgeschaltet und nicht eingeschaltet werden sollte.

Berücksichtige ich dafür nicht einige Aspekte eines "echten" MOSFET? Vielen Dank im Voraus.

EDIT - Hier ist der Schaltplan:

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"Aber in Wirklichkeit scheint es, dass Pmos eigentlich ausgeschaltet und nicht ausgeschaltet werden sollte." Es ist nicht klar, was Sie fragen. Das Posten eines Schaltplans der Schaltung kann Ihnen helfen, einige Antworten zu erhalten.
Anstatt "Ihre eigenen" Schaltungsideen zur Verwendung eines PMOS zu entwickeln, rate ich Ihnen dringend, sich Arbeitsdesigns und Designbeispiele anzusehen, die zeigen, wie ein PMOS (oder NMOS) verwendet wird. Übungen, wie Sie sie hier haben, werden Sie nur noch mehr verwirren und Ihnen nicht beibringen, wie ein PMOS verwendet werden sollte. Es wird nur zu mehr Verwirrung führen und Sie werden nie lernen, wie man ein PMOS richtig verwendet. Transistoren sind komplexe Geräte, andere haben herausgefunden, wie man sie benutzt, lernen daraus.

Antworten (3)

Was wahrscheinlich passieren wird, ist, dass Sie einen Latch erstellen. Der n-Kanal-FET schaltet ein und lädt den Kondensator auf. Dies aktiviert den P-Kanal-FET. Wenn der n-Kanal ausgeschaltet wird, bleibt die Kappe geladen und der P-Kanal-FET bleibt aktiviert.

Im Laufe der Zeit kann sich die Kappe jedoch langsam entladen und der P-Kanal-Fet wird sich allmählich ausschalten. Es gibt keinen anderen Mechanismus in Ihrer Schaltung, um den P-Kanal-Fet auszuschalten. Im Grunde genommen würde ich es als fehlerhafte Schaltung bezeichnen.

Die Schaltung erscheint "suboptimal", es sei denn, Sie wünschen eine sehr ungewöhnliche Funktionalität. Zu erklären, was die Schaltung erreichen soll, würde haufenweise helfen.

Wenn Vsignal anfänglich niedrig ist, ist die Spannung an C1 beim ersten Anlegen von Vcc 0, so dass das Gate von M1 durch "Laden" auf Masse geladen wird.
M1 sieht eine Gate-Spannung von Vcc dividiert durch C1 und Cgs von M1. Dies wird in den meisten Fällen M1 einschalten.
Es gibt keinen signifikanten Entladungspfad für C1 (hauptsächlich M2 ds-Leckstrom). Wenn also der C1-Leckstrom niedrig ist, wie dies normalerweise bei einem nicht polarisierten Kondensator der Fall ist, bleibt M1 tendenziell eingeschaltet.

Das Einschalten von M2 schaltet M1 formell ein, und wenn M2 ausgeschaltet wird, bleibt M1 wie oben eingeschaltet.

Um M1 auszuschalten, wenn M2 ausgeschaltet ist, kann ein Widerstand R2 zu M1gs hinzugefügt werden.

  • Dadurch wird das M2-Treibersignal durch einen Faktor von R2/(R1+R2) geteilt und muss daher ausreichend groß sein, um unbeabsichtigte Effekte zu vermeiden.

  • Wenn M2 ausgeschaltet ist, bleibt M1 eingeschaltet, da C1 aufgeladen wird. C1 entlädt sich über R2 mit der Zeitkonstante R2C1. Die Zeitkonstante sollte niedrig genug sein, um unerwünschte Folgen zu vermeiden, wobei die Notwendigkeit im vorherigen Absatz zu beachten ist.

  • Die RC-Abschaltung von M1 führt zu einer langsamen Abschaltung und der FET verbraucht Leistung, wenn er von Ein nach Aus übergeht. Je nach Bauteilwerten kann dies harmlos sein oder den FET zerstören.

Wenn der n-FET eingeschaltet wird, wird das Gate des p-FET auf Low gezogen und C1 wird aufgeladen.

Wenn der n-FET ausgeschaltet wird, hält die C1-Ladung (sowie die p-FET-Gate-Ladung) den p-FET zumindest zunächst eingeschaltet.

Was im Laufe der Zeit passieren wird, ist nicht so klar:

  • C1-Ladung entweicht. Vgs erreicht schließlich den Unterschwellenwert, die Drain-Spannung beginnt zu sinken, das Gate folgt ihr langsam. (Modellieren Sie dies mit einem hohen Widerstand über dem Kondensator.)

  • (wahrscheinlicher) n-FET hat etwas Leckage, zumindest mehr als C1, wodurch C1 und das p-FET-Gate geladen bleiben. Es bleibt also an und kann nie ausgeschaltet werden. Überprüfen Sie das FET-Modell auf seine Leckstromspezifikation im Aus-Zustand.

Diese Schaltung ist nicht nur unvorhersehbar, sondern auch anfällig für Rauschaufnahme. Nicht gut...

Was passiert mit einem MOSFET, wenn ich eine Spannung zwischen Drain und Source anlege und das Gate schwebend lasse?
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