Warum wird in der Industrie ein NAND-Gatter gegenüber einem NOR-Gatter bevorzugt?

Ich habe an zahlreichen Stellen gelesen, dass das NAND-Gatter in der Industrie dem NOR-Gatter vorgezogen wird. Die online angegebenen Gründe lauten:

NAND hat aufgrund des NAND-PMOS (Größe 2 und parallel) im Vergleich zu NOR-PMOS (Größe 4 in Reihe) eine geringere Verzögerung als Nor.

Nach meinem Verständnis wäre die Verzögerung gleich. So funktioniert es meiner Meinung nach:

  • Absolute Verzögerung (Dabs) = t(gh+p)
  • g=logischer Aufwand
  • h=elektrischer Aufwand
  • p = parasitäre Verzögerung
  • t = Verzögerungseinheit, die eine Technologiekonstante ist

Für NAND- und NOR-Gate ergibt sich (gh+p) als (Cout/3 + 2). Auch t ist für beide gleich. Dann sollte die Verzögerung gleich sein, oder?

Wenn die Herstellung eines "NOR"-Gatters mit der gleichen Treiberfähigkeit die Verwendung von Transistoren erfordert, die doppelt so groß sind, was bedeutet das für die Gate-Kapazität dieser Transistoren, und wie wirkt sich das auf die Geschwindigkeit aus?
Zumindest für die HC-Familie listet TI identische Laufzeitverzögerungen für den 74HC00 (NAND) und den 74HC02 (NOR) auf.
@placeholder Vielen Dank für die Klarstellung in Ihrem Kommentar zu meiner (jetzt) ​​gelöschten Antwort. Es scheint, dass sich das OP auf das interne Design von ICs bezieht und nicht auf eine Präferenz für Logikdesigner, das eine oder andere zu verwenden, worauf ich mich fälschlicherweise bezog.
@tcrosley kein Problem, darf ich vorschlagen, dass Sie in der Lage sind, das Problem zu lösen?

Antworten (2)

1. NAND bietet weniger Verzögerung.

Wie Sie sagten, lautet die Gleichung für die Verzögerung

D e l a j = t ( g h + p )
Aber der logische Aufwand g für NAND ist kleiner als die von NOR. Betrachten Sie die Abbildung, die ein CMOS-NAND- und NOR-Gatter mit 2 Eingängen zeigt. Die Zahl für jeden Transistor ist ein Maß für die Größe und damit für die Kapazität. Geben Sie hier die Bildbeschreibung ein

Der logische Aufwand kann berechnet werden als g = C ich n / 3 . Was gibt

  • g = 4 / 3 für 2 Eingänge NAND und g = n + 2 3 für NAND-Gatter mit n Eingängen
  • g = 5 / 3 für 2 Eingänge NOR und g = 2 n + 1 3 für n-Eingangs-NOR-Gatter
  • siehe Wiki für Tabelle.

h = 1 für ein Gatter (NAND oder NOR), das dasselbe Gatter ansteuert und p = 2 sowohl für NAND als auch für NOR. Daher hat NAND im Vergleich zu NOR eine geringere Verzögerung.

EDIT: Ich habe noch zwei weitere Punkte und bin mir beim letzten Punkt nicht 100% sicher.

2. NOR nimmt mehr Fläche ein.

Wenn man die Größen der Transistoren in der Abbildung hinzufügt, ist klar, dass die Größe von NOR größer ist als die von NAND. Und dieser Größenunterschied nimmt zu, wenn die Anzahl der Eingaben erhöht wird.

Das NOR-Gatter nimmt mehr Siliziumfläche ein als das NAND-Gatter.

3. NAND verwendet Transistoren ähnlicher Größe.

Betrachtet man die Abbildung erneut, haben alle Transistoren im NAND-Gatter die gleiche Größe, während dies bei NOR-Gattern nicht der Fall ist. Dies reduziert die Herstellungskosten des NAND-Gatters. Bei Gattern mit mehr Eingängen erfordern NOR-Gatter Transistoren mit zwei verschiedenen Größen, deren Größenunterschied im Vergleich zu NAND-Gattern größer ist.

Ihr dritter Kommentar ist einfach eine Wiederholung des zweiten Kommentars.
@placeholder Ich bin mir nicht sicher. Denken Sie so: Angenommen, meine Schaltung kann entweder als "nur NAND mit 2 Eingängen" oder als "nur NOR mit 2 Eingängen" implementiert werden. Beim Entwerfen der Layoutmaske wäre es einfacher, wenn meine Transistoren die gleiche Dimension hätten. Ich kann eine Maske durch "Kopieren und Einfügen" (oder so ähnlich) erstellen. Zeit und Aufwand und damit Kosten können reduziert werden. Korrigiere mich, wenn es falsch ist.
Für die 1. Antwort sagten Sie, für 2 Eingangsgatter g (NAND) = 4/3 und g (NOR) = 5/3. Aber h(NAND)=Cout/Cin=Cout/4 und h(NOR)=Cout/5. und auch P(NAND und NOR)=Cpt/Cinv=6/3=2. Also d(NAND,NOR)=gh+p=(Cout/3)+2..
Oh jetzt verstehe ich es. Wenn wir ein nand mit einem anderen h = 1 fahren und ebenso noch ein anderes noch h = 1 fahren. Dann wäre ja die Verzögerung von nand 10/3 und für nor 11/3. Danke vielmals :)

Grob gesagt erlauben Nmos-Transistoren im Vergleich zu Pmos-Transistoren den doppelten Strom pro Kanalfläche. Sie können sich das so vorstellen, als hätte der Nmos den halben Widerstand eines gleich großen Pmos. So wie die Cmos-Nand-Topologie ist, eignet sie sich für gleich große Transistoren, wie Sie hier sehen können:
Geben Sie hier die Bildbeschreibung ein

Wenn einer der Eingänge niedrig ist, treibt ein einzelner Pmos-Widerstand den Ausgang hoch. Wenn beide Eingänge hoch sind, gibt es 2 Nmos-Widerstände (~ = 1 Pmos-Widerstand). Wenn alle Transistoren die gleiche Mindestgröße eines Technologieknotens haben, ist diese Topologie ideal, denn egal, ob Sie den Ausgang hoch oder niedrig treiben, der Widerstand gegen Masse oder Vdd ist derselbe.

Schließlich ist der Grund, warum Pmos-Transistoren nicht so gut abschneiden wie die von Nmos, die geringere Trägermobilität von Löchern, die die Hauptträger eines PMOS sind. Die Majoritätsträger von Nmos sind Elektronen, die eine deutlich bessere Mobilität aufweisen.

Verwechseln Sie Nand Flash auch nicht mit Nand Cmos. Nand-Flash-Speicher sind ebenfalls beliebter, aber das hat andere Gründe.

Ich denke, die Antwort würde verbessert, wenn Sie über die relative Belastung (Gate-Bereich) und die relative Steilheit und damit die Geschwindigkeit g_m / C sprechen.
Warum wird in der Industrie ein NAND-Gatter gegenüber einem NOR-Gatter bevorzugt?
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