Leiterbahnbreite zum Ausbrechen von 100-Ω-Differential-Mikrostreifen aus 0,5-mm-Raster-BGA

Siehe unten im Beitrag für die eigentlichen Fragen

Zunächst etwas Kontext:

• Ich mache einen DisplayPort-Switch als Hobbyprojekt
• Die Hochgeschwindigkeitsleitungen von DisplayPort erfordern eine differentielle Impedanz von 100 Ω ± 10 %, die ich von der Fabrik anfordern werde
• Handelsübliche DisplayPort-Schalter-ICs sind nur in 0,5-mm-Raster-BGA erhältlich (z. B. TI HD3SS214 )
• Idealerweise möchte ich HBR3 unterstützen, das mit 8,1 Gbit / s (8b / 10b-codiert) oder einer Grundfrequenz von 4,05 GHz läuft, sodass die Impedanz der Übertragungsleitung eine Rolle spielt
• _{Ich kann FR-4 (ε r} = 4,2 ~ 4,4 bei 5 GHz) oder RO4350B (ε _r = 3,66) Dielektrika verwenden
• Dies ist das erste Mal, dass ich an einem Hochgeschwindigkeitsdesign arbeite

Aufgrund der BGA-Beschränkung auf 0,5 mm Abstand beträgt die breiteste Spur, die ich zwischen die Kugeln passen kann, 76,6 µm (3,02 mil). Glücklicherweise passt dies gerade in die minimale Leiterbahnbreite von 3 mil auf 1 Unze Kupfer für die Fabrik, die ich vorläufig ausgewählt habe ( WellPCB ).

Solche dünnen Leiterbahnen stellen jedoch ein Problem dar, wenn es darum geht, eine differentielle Impedanz von 100 Ω (auf einem differentiellen Mikrostreifen) zu erreichen. Die Standarddicke des Dielektrikums der 1. bis 2. Schicht meiner Fabrik auf FR-4 beträgt 213 µm (7628H). Unter Verwendung des minimalen Leiterbahnabstands von 76,2 µm (3 mil) bei einer Breite von 76,6 µm ergibt dies Z _diff = 110~115 Ω (gemäß MMTL ), was außerhalb der Spezifikation liegt! _{Die Verwendung des dünnsten erhältlichen RO4350B (168 µm) ist mit Z diff} = 117 Ω aufgrund des viel niedrigeren ε _r sogar noch schlechter .

Während ich die Leiterbahnbreite erhöhen kann, wenn ich die Kugeln mit Durchkontaktierungen umgehe, anstatt zwischen ihnen zu routen (die unterste Schicht enthält bereits andere Hochgeschwindigkeitsleiterbahnen), würde dies bedeuten, dass ich der Leiterplatte zwei zusätzliche Schichten hinzufügen müsste ($$ $) und wäre eine zusätzliche Impedanzfehlanpassung.
Alternativ kann ich die Leiterbahnen sofort nach dem Entkommen aus dem BGA auf eine größere Breite verjüngen, aber das ist in meiner EDA-Software (KiCAD) lästig.

Ich könnte auch versuchen, die Fabrik zu bitten, einen benutzerdefinierten FR-4-Stapel mit einer dünneren oberen Schicht zu verwenden, aber ich bin mir nicht sicher, wie dünn sie gehen können.
Ich habe den Z- _Diff auf einem dünneren FR-4 simuliert (siehe Bild unten), und es scheint, dass 100 µm ideal wären.

Ich mache mir auch Sorgen, dass die richtige Spurbreite und der Mindestabstand von 3 mil bedeuten würden, dass die Fab nicht in der Lage wäre, ihre eigene Impedanzsteuerung durchzuführen, da ich gehört habe, dass dies hauptsächlich durch Anpassen der Spurbreite erfolgt (kann nicht breiter werden oder wird ' Passt nicht zwischen BGA-Kugeln; kann nicht schmaler werden oder geht unter das Minimum von 3 mil).

Fragen:

• Sollte ich mir Sorgen machen, wenn ich die minimale Leiterbahnbreite und den Mindestabstand von 3 mil verwende, wenn Simulationen zeigen, dass dies zu einer zu hohen Impedanz führt? Wird die fab in der Lage sein, es richtig zu senken?
• Wenn nicht, wie würden Sie mir empfehlen, die Differenzpaare auszubrechen?
• Sind meine Z- _Diff- Simulationen mit MMTL überhaupt genau? Ich konnte es nicht mit anderen EM-Simulatoren vergleichen, während einfache Online-Rechner mir noch höhere Werte lieferten.
• Habe ich dumme Fehler oder falsche Annahmen gemacht? Immerhin zum ersten Mal auf einem Hochgeschwindigkeitsdesign ...