Mäandernde Leiterbahnen notwendig für 24-Bit paralleles RGB-LCD-Interface?

Ich arbeite an einem Projekt, das eine Atmel SAMA5D3 MCU mit einem LCD-TFT-Display verbindet. Die Schnittstelle zwischen beiden ist 24-Bit paralleles RGB mit HSYNC- und VSYNC-Signalen. Die Auflösung des Displays beträgt 800x480 Pixel.

Ich verstehe, dass es wichtig ist, dass alle Signale und die Uhr gleichzeitig eingehen. Der Weg, um dies sicherzustellen, besteht darin, die Spuren zu schlängeln, um die gleiche Spurlänge zu erhalten. Ich habe nicht viel Platz (wer hat) und ich mache mir Sorgen, dass meine Mäander zu klein sind, was zu Reflexionen und/oder Übersprechen führt.

Ich frage mich auch, ob es in meinem Fall notwendig ist. Die Spurlänge beträgt etwa 50-60 mm. Wie viel Varianz in der Spurlänge ist in meinem Fall zulässig? Vielleicht würde es genügen, nur die wenigen kürzesten Spuren zu schlängeln?

Ich habe auch eine OV5640 CMOS-Kamera implementiert (nicht im Bild). Seine Schnittstelle ist 8-Bit parallel. Die Spurlänge beträgt hier etwa 60 mm. Die Taktrate liegt meines Wissens um die 100 MHz. Es ist eine 5-Megapixel-Kamera. Muss ich in diesem Fall die Spuren mäandrieren?

Vielen Dank für Ihre Hilfe!

Philipp

Update #1: Ich habe mein Design überarbeitet und alle Mäander entfernt, um die Leiterbahnlängen meiner Signale zu erhalten: Die kürzeste Leiterbahn ist 35 mm für LCD HSYNC und die längste Leiterbahn ist LCD_R2 (Datenbit) mit 57,5 ​​mm.

Update Nr. 2: Um Hochgeschwindigkeits-PCB-Design zu lernen, habe ich ein Dokument gelesen, das ich bei Toradex gefunden habe und das meiner Meinung nach sehr gut ist. Auf Seite 54 und Seite 66 sind die Layout-Richtlinien für 24 Bit RGB und Kamera-Parallelschnittstelle so zusammengefasst: " [...] Max Skew between data signal and <100ps ≈15mm, hangs from Pixelclock, Anforderung kann gelockert werden Anzeige mit niedrigerer Taktauflösung [...] ". Ich verstehe das nicht auf Augenhöhe mit Ihren Antworten. 100 ps sollten eine viel größere Spurabweichung als 15 mm zulassen (wie in den Antworten unten angegeben)? Das Dokument finden Sie hier: http://docs.toradex.com/101123-apalis-arm-carrier-board-design-guide.pdf .

Mein aktuelles PCB-Layout für 24-Bit-RGB-Parallelschnittstelle

Haben Sie sich das Zeitdiagramm angesehen, das für diese Art der Kommunikation benötigt wird – das Diagramm sollte Ihnen Details zu den erforderlichen Zeitgrenzen geben. Außerdem, ohne das Mäandern, was wäre der Unterschied in der Länge vom kürzesten zum längsten?
Die Daten müssen sich nicht gleichzeitig mit der Uhr ändern; Es kann sich vor der Uhr ändern, solange die Setup- und Haltezeitbeschränkungen im Datenblatt eingehalten werden (wie Andy aka darauf hinweist).
Ich habe alle meine LCD-Spuren "zerrissen" und ohne Mäander neu erstellt. Ich messe 35 mm Spurlänge für das kürzeste LCD-Signal (HSYNC) und 57 mm für meine längste Spur, LCD_R2 (eines der 24 Datenbits).
@PhillipSchuster - "100ps sollten eine viel größere Spurabweichung als 15mm zulassen" Bitte wiederholen Sie Ihre Mathematik. 2 nsec / 100 psec = 20. 1 Fuß entspricht ungefähr 300 mm. 300 mm / 20 = 15 mm. Für Ihr neues Layout sind 57 mm - 35 mm = 22 mm. Dies verstößt gegen die von Ihnen genannten Anforderungen.
Danke für deinen Kommentar. Wo nehmen Sie 2 Sekunden? Was ist das für ein Wert? Ich kann Ihren Berechnungen folgen, aber ich verstehe nicht, wo Sie 2 ns genommen haben. Danke.

Antworten (4)

Als Faustregel gilt, dass sich Signale in Standard-PCB-Material mit 2 ns pro Fuß ausbreiten. Das ist aufgrund der Wirkung des dielektrischen Materials der Leiterplatte ungefähr halb so schnell wie die Lichtgeschwindigkeit. 180 ps pro Zoll ist dasselbe, und in metrischen Zahlen sind das 71 ps pro cm.

Selbst wenn Sie mit einem 100-MHz-Takt arbeiten, sind das 10 ns pro Zyklus. Angenommen, Sie haben die Hälfte davon als zulässigen Versatz für Ihre Signale, können Sie eine Abweichung von 5 ns / 71 ps = 70 cm zwischen Ihren Signalen haben und dennoch nur eine Zeitdifferenz von 5 ns zwischen ihnen haben.

Ich bezweifle also ernsthaft, dass Sie Ihre Signale in diesem Design so genau aufeinander abstimmen müssen. Aber ohne nähere Angaben kann ich nur raten...

Danke. Deine Berechnungen machen Sinn. Wie oben geantwortet, variiert meine Spurlänge zwischen 35 und 57 mm. Das sind 3,5 cm und 5,7 cm. Mein kürzestes Signal benötigt 71 * 3,5 = 248 ps und meine längste Spur benötigt 71 * 5,7 = 404 ps. Wenn ich Sie und @Nick Johnson verstehe, muss ich sicherstellen, dass die längste Spur mein Taktsignal ist? Wenn alle Datensignale kürzer sind, kam ihr Signal vor dem Taktsignal an.
@PhillipSchuster: Ja, die Taktverfolgung am längsten zu machen, ist eine Möglichkeit, sicherzustellen, dass alle Datenübergänge die Anforderungen an die Setup-/Haltezeit der Schnittstelle erfüllen, selbst wenn es eine Verzerrung zwischen ihnen gibt.
@PhillipSchuster: Technisch nicht notwendig, es sei denn, Sie möchten das Taktsignal in derselben Anweisung wie die Daten ausgeben (Sie können dies beispielsweise mit 7-Bit-Daten + 1 Takt tun und alles in einem einzigen Byte ausgeben). Normalerweise würden Sie den Takt mindestens in der nächsten Anweisung ausgeben, nachdem Sie die Daten ausgegeben haben, was bedeutet, dass Sie wieder weitere 70 cm Unterschied zwischen Ihrem Takt- und Datensignal haben können (insgesamt fast 1,5 Meter).

Bei 800x600 Pixeln hat man insgesamt 480000 Pixel. Wenn Sie mit 50 fps aktualisieren würden (das ist OTT, aber zu Veranschaulichungszwecken), ohne die Veranden, hätten Sie einen Pixeltakt von 24 MHz.

24 MHz hat im Vakuum eine Wellenlänge von etwa 12,5 m.

Ich würde also sagen, Sie können eine Abweichung in der Größenordnung von Metern in Ihrer Spurlänge messen lassen.

Impedanz-/längenangepasste Spuren werden nur wirklich benötigt, wenn Sie mit Signalen im Gigahertz-Bereich arbeiten.

Um etwas über Hochgeschwindigkeitsdesign zu lernen, habe ich ein (meiner Meinung nach) sehr gutes Dokument gelesen, das von Toradex bereitgestellt wird ( docs.toradex.com/… ). In diesem Dokument werden die Layoutanforderungen für beide Schnittstellen beschrieben, die ich verwenden möchte: 24-Bit-RGB und parallele Kameraschnittstelle. Auf Seite 54 und Seite 66 sind die Layoutanforderungen in einer schönen Tabelle zusammengefasst. Sie können lesen: "[..] Max. Versatz zwischen Datensignal und <100ps ≈15mm, hängt vom Pixeltakt ab, Anforderung kann für Anzeige mit niedrigerer Taktauflösung gelockert werden [..]". 100ps sollten viel länger als 15mm sein?

Wenn Ihre Leiterplatte den Platz hat, warum passen Sie die Längen nicht an? Es ist gut, die Längenanpassung zu üben, wann immer Sie die Gelegenheit dazu haben. Sie sollten sich jedoch der elektrischen Längen bewusst sein, anstatt der physikalischen/geometrischen Längen. Sie benötigen eine spezielle Software, um elektrische Längen abzugleichen; Spekulationen über geometrische Längen sind hier nutzlos.

Das dachte ich mir. Und es hat ganz gut geklappt. Und es sieht sehr professionell aus ;-). Aber ich bin mir nicht sicher, ob meine Mäander groß genug sind. Ich wollte kein Übersprechen und schlechte Signalqualität durch (unnötige) Mäander bekommen. Sind meine Mäander gut genug?

Ich habe einen SRAM / CPLD / DAC-Wellenformgenerator (10 Bit) mit einem Takt von 100 MHz erstellt. Hat sich überhaupt nicht die Mühe gemacht, die Verzögerungen auszugleichen. Gebrauchter Diptrace-Autorouter, der 20..45-mm-Spuren erzeugt (LVCMOS 3,3 V). Alles funktioniert einwandfrei.

Mäandernde Leiterbahnen notwendig für 24-Bit paralleles RGB-LCD-Interface?
AntwortenHierDatenschutz-Bestimmungen1y, 0v