Ich gebe die Pin-Informationen meines FPGA-Designs mit dem Altera Quartus II PinPlanner ein. Eine der Komponenten meines Designs ist PCIe, und ich habe Probleme, den „E/A-Standard“ zu verstehen, der mit den PCIe-Datenpins verbunden ist (ein rx und ein tx für jede PCIe-Spur).
Diese Website behauptet, dass die PCIe-Leitungen LVDS sind. Wenn ich mir jedoch das Beispiel für mein FPGA-Devkit (das PCIe enthält) ansehe, sehe ich, dass sie entweder 1,5-V-PCML- oder 2,5-VI/O-Standards verwenden, nicht LVDS.
Welcher E/A-Standard ist mit der PCIe-Datenleitung verbunden? Könnte der Altera Cyclone IV einen PCIe-E/A-Standard erfordern, der sich irgendwie von den elektrischen PCIe-Spezifikationen unterscheidet?
Haben Sie versucht, "PCI Express" in Google einzugeben und es zu versuchen, sich glücklich zu fühlen, huh? Wiki sagt eindeutig:
Auf elektrischer Ebene besteht jede Spur aus zwei unidirektionalen LVDS- oder PCML-Paaren mit 2,525 Gbit/s.
Siehe das Transceiver-Architekturdokument für Ihr Gerät (z. B. für Cyclone IV http://www.altera.com/literature/hb/cyclone-iv/cyiv-52001.pdf ). Bei diesem Gerät unterstützt der refclk-Eingang eine Handvoll Standards, aber HCSL wird für PCIe empfohlen, die Sender unterstützen nur 1,5 V PCML und die Empfänger unterstützen LVDS, LVPECL und PCML bei einigen unterschiedlichen Spannungen. In meinem speziellen Design (unter Verwendung von Cyclone IV) habe ich 1,5-V-PCML für die Rx- und Tx-Leitungen und HCSL für Refclk verwendet (ich verwende auch einen HCSL-Takttreiber auf meinem Board).