Auswirkung einer erhöhten Leckage von PMOS in umgekehrter Wechselrichterkonfiguration

Ich habe den Standard-CMOS-Inverter in umgekehrter Konfiguration gebaut, indem ich NMOS auf die Pull-up-Seite und PMOS auf die Pull-down-Seite gelegt habe. Dies funktioniert wie ein Puffer, aber die obere und untere Grenze des Ausgangs sind nicht Vdd und Gnd. Stattdessen wird die Obergrenze Vdd-Vth sein, wenn NMOS die schwache '1' passiert. Das PMOS passiert schwache '0', die untere Grenze des Ausgangs wird Vth von PMOS sein.

Aber die Frage ist, was passiert, wenn die PMOS-Leckage zunimmt. Wird es die untere Grenze des Ausgangs beeinflussen und es unter den Vth von PMOS bringen?

Geben Sie hier die Bildbeschreibung ein

In Ihrer Schaltung sind Source und Drain des PMOS-FET vertauscht, sodass er niemals eingeschaltet wird. Die Body-Diode beginnt jedoch zu leiten, wenn die Ausgangsspannung über ~0,5 V steigt.

Antworten (1)

Sie haben einen Verstärker mit gemeinsamer Quelle und können diese in analogen Verzögerungsleitungen verwenden. Aufgrund Ihrer Notation (schwache 1 usw.) scheinen Sie jedoch zu wollen, dass dies eine digitale Anwendung ist. Sie werden niemals "nicht lecken" und Sie haben ein unterschwelliges Gerät. Wenn der Eingang 0 V beträgt, entspricht der Ausgang der Drain-Bedingung, die erforderlich ist, um die Flussbedingung durch beide Geräte zu erfüllen. Ohne tatsächliche Geräteinformationen ist es schwer zu sagen, wo dieser Spannungszustand liegen würde. Ich würde dieses Design für alles Digitale vermeiden. Wenn Sie sich dennoch damit befassen möchten, finden Sie in "Threshold Voltage Modeling and the Subthreshold Regime of Operation of Short-Channel MOSFETs" von TA Fjeldly, M Shur eine nette Diskussion zu Charge Sharing und Subthreshold.

Danke für das Papier @b degnan. Das war nur eine konzeptionelle Frage. Übrigens, was ich wirklich wissen wollte, ist, wie die mögliche Verschiebung der Logikpegel aussehen würde, wenn der unterschwellige Strom beispielsweise um das 100-fache ansteigt.
vorausgesetzt κ = 0,7 , sehen Sie etwa 1 Dekade Strom pro 100 mV. Das bedeutet, dass eine Änderung des Gates um 200 mV zu einer 100-fachen Stromänderung führt. Der Großteil der Arbeit, die es leistet, ist unterschwellig digital. Wenn Sie nach schwellennaher oder unterschwelliger Arbeit suchen möchten, sollten Sie sich die Papiere der S3S-Konferenz ( s3sconference.org ) ansehen.
Auswirkung einer erhöhten Leckage von PMOS in umgekehrter Wechselrichterkonfiguration
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